JPS63211020A

JPS63211020A - 数値演算プロセツサ

Info

Publication number: JPS63211020A
Application number: JP62044325A
Authority: JP
Inventors: Takeshi Oya; 大矢　剛
Original assignee: Yokogawa Medical Systems Ltd
Current assignee: GE Healthcare Japan Corp
Priority date: 1987-02-27
Filing date: 1987-02-27
Publication date: 1988-09-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、数値演算のみを高速で行う数値演算プロセッ
サに関する。

（従来の技術）数値演算プロセッサは数値計算のみを行うプロセッサで
、数値計算以外の仕事をしないので作業は単純であるが
、その演算処理は高速を要求される。従来の数値演算プ
ロセッサの一例を第３図に示す。図において、１は数値
演算専用に用いられている数値演算プロセッサである。

２は数値演算を行うべきデータを格納しているメインメ
モリ部で、キャッシュメモリ３に−Ｈデータを格納し、
そのデータを演算部４に送って演算させる。５はアドレ
スジェネレータ６をＩＩＪｔｉａｂてメインメモリ部２
に対する読み出し書き込みアドレスを発生させ、又、キ
ャッシュメモリ３及び演算部４を制御してキャッシュメ
モリ３へのデータの書き込み、読み出し並びに演算部４
に演算及びデータの授受を行わせるコントロール部、７
は外部機器との連絡を行うインターフェイス部である。

この装置において、メインメモリ部２のデータの読み出
し速度が遅く、演算部４に直接データを送って演算を行
った場合、演算部４の演算速度に追い付かず演算部４に
手持ちを生ずることがあり、又、時間を要する演算を行
う場合でも演算が終ってメインメモリ部２が演算結果を
受取り、次に新しい演算すべきデータを演算部４に送り
込むというようにデータの授受が一方通行なので時間に
無駄が生じている。そのため高速メモリであるキャッシ
ュメモリ３をメインメモリ部２と演算部４の間に設けて
、メインメモリ部２のデータを一部キャッシュメモリ３
に格納する。キャッシュメモリ３は演口部４と密結合し
ていて、演算部４はキャッシュメモリ３からデータを受
取りながら演算を行い、又、キャッシュメモリ３は演算
部４にデータを供給しながら演算部４から演惇結東を受
取ることができてデータ授受に要する時間を短縮してい
る。

（発明が解決しようとする問題点）しかしながら、メインメモリ部２とキャッシュメモリ３
とのデータ授受においては、１命令当り１アクセスしか
できない。つまり１命令当りメインメモリ２とキャッシ
ュメモリ３との間では読み出しか書き込みの一方しかで
きない。演算が１命令だけ完了する四則演算のようなベ
クタ演算では演算部４の演算は簡単に終ってしまうが、
データの授受に時間が掛り、そのデータの供給時間を短
縮するためにキャッシュメモリ３を設けても、所要時間
の短縮の程度はキャッシュメモリ３の容量で決まってし
まう。又、数値演算プロセッサ１自身が入出力装置を直
接マツピングして制御するようなことも無かった。従っ
て、入出力装置を利用して所要時間の短縮を図ることは
できなかった。

本発明は上記の点に鑑みてなされたもので、その目的は
データの供給を円滑に行い、且つ入出力装置を数値演算
プロセッサからマツピングして制御し得るようにしデー
タ処理能力を向上させた数値演算プロセッサを実現する
ことにある。

（問題点を解決するための手段）前記の問題点を解決する本発明は、数値ジＩＷのみを高
速で行う数値演算プロセッサにおいて、装置の内部及び
少なくとも１個の入出力￥＆社を制御する制御手段と、
多ウェイのインターリーブ構成のメモリを有しデータの
格納並びに授受を行う主記憶手段と、前記入出力装置を
マツピングし前記制御手段の制御により前記主記憶手段
と前記入出力装置にアクセスする２個のアドレス発生手
段と、主記憶手段とのデータの授受をパイプライン制御
で行う演算手段とを具備することを特徴とするものであ
る。

（作用）アドレス発生手段を２個設け、主記憶手段を多ウェイの
インターリーブ構成とし、主記憶手段と演算手段との間
のデータの授受をパイプライン制御で行うようにしたの
で、円滑にデータの供給を行い、入出力手段を直接マツ
ピングして制御し、データの授受及び演算を同時に行っ
て高速の数値演算を行う。

（実施例）以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明の一実施例の概略構成図である。

図において、第３図と同等の部分には同じ符号を付しで
ある。図中、８１〜８Ｎは数値演算プロセッサ１の外部
にあり、例えばキーボードのような入力装置、プリンタ
、表示装置等の出力装置及び外部メモリを含む入出力装
置である。９Ａはコントロール部５の１ｉＩＩＷＪによ
りアドレス信号を発生するメインメモリ部２へのアクセ
ス専用のアドレスジェネレータ、９Ｂはコントロール部
５の制御によりアドレス信号を発生し、メインメモリ部
２へのアクセスと共に入出力ＩＮ　Ｉｔ　８　ｔ〜８Ｎ
をメインメモリ部２の一部として機能させるようにアク
セスするアドレスジェネレータである。従って、アドレ
スジェネレータ９Ａ、９Ｂはそのアドレス信号により同
時にメインメモリ部２内のアドレスにアクセスできるよ
うになっている。１０は数値演算プロセッサ１と入出力
装！！８１〜８Ｎとのデータの授受に当って減衰を補う
ためのバッファアンプである。

次に、上記のように構成された実施例の動作を説明する
。コントロール部５はシステムクロックを発生して入出
力装置！８１〜８Ｎに同期化タイミングを与えると共に
、数値演算プロセッサ１内部においても各構成部にシス
テムクロックを供給してその動作を規制している。アド
レスジエネレ−タ９Ａ、９Ｂはコントロール部５からシ
ステムクロック毎に与えられる命令によって、メインメ
モリ８！Ｉ２或しくは入出力装置８．〜８Ｎに与えるア
ドレス信号を更新される。メインメモリ部２はアドレス
ジェネレータ９Ａ、９Ｂの両者から並列にアドレス信号
を受けて演算部４に対する指示及びデータの授受を行う
。図中、Ｒ／Ｗは読み出しか書き込みかの指定を行う信
号線で、読み出しか書き込みかの指定を行う。

メインメモリ部２の構成は４ウエイインターリーブ構成
になっていて、アドレス信号の下２桁により００．０１
，１０．１１の４つのメモリのブロックが識別される。

即ら、００，０１，１０゜１１の各ブロックはそれぞれ
４Ｎ、４Ｎ＋１．４Ｎ＋２．４Ｎ＋３のアドレスが割当
てられている。

従って、アドレスジェネレータ９Ａ、９Ｂは８異なるブ
ロックのアドレスに同時に、又はアクセスタイム以内で
あってもアクセスすることができる。

アドレスジェネレータ９Ａと９Ｂから同一ブロックのメ
モリにサイクルタイム以内にアクセスした場合などその
サイクルでリード・ライトの準備ができない場合は、メ
インメモリ部２はＷＡＩＴ信号をコントロール部５に送
り、数値演算プロセッサ１の内部構成部分の動作の停止
を要求する。コントロール部５はＷＡＩＴ信号に対して
システムクロックを無効にするＷＡＩＴ　　ＡＣＫ（Ｗ
ＡＩＴ　　ＡＣＫＮＯＷＬＥＤＧＥ）信号をメインメモ
リ部２に返すと共に前記各構成部分の動作を停止させる
。メインメモリ部２は構成部が停止している間に動作を
継続してリード・ライトの準備を完成させる。メインメ
モリ部２がＷＡＩＴ信号を出していない時にＷＡＩＴ　
　ＡＣＫ信号が入った時はメインメモリ部２は現状の状
態で停止する。

アドレスジェネレータ９Ｂは前記のようにメインメモリ
部２にアクセスすると共に、入出力装置８１〜８Ｎをマ
ツピングしているので、アドレスジェネレータ９Ｂから
のアドレスは直接入出力装置ｆ　８　ｔ〜８Ｎを指定し
てメインメモリ２と同様に扱うことができる。入出力装
置８１〜８Ｎがアクセスされたときに入出内装ＷＩ８ｔ
〜８Ｎのデータ授受の準備ができていないときは、入出
力装置１８１〜８ＮはワイヤードオアのＷＡＩＴ　　Ｒ
ＥＱ（ＷＡＩＴ　　ＲＥＱＬＩＥＳＴ）信号をコントロ
ール部５に送って数値演算プロセッサ１の動作の停止を
要求する。コントロール部５はこの信号に対してシステ
ムクロックを無効とする５ＴＯＰ信号を各入出力装置ａ
　８　ｔ〜８Ｎに送ると共に、アドレスジェネレータ９
△、９Ｂにアドレスジェネレータ制御信号を、演算部４
に演譚部制御信号を送って、それぞれの動作を停止させ
る。又、フントロール部５はメインメモリ２にＷＡＩＴ
　　ＡＣＫＩ号を送り、その動作を停止させる。このＷ
ＡＩＴＲＥＱ信号はワイヤードオアになっているので、
入出力装置ｆ８ｘ〜８Ｎの何れか１つがＷＡＩＴＲＥＱ
信号を出せば数値演算プロセッサ１゛は常に同様に動作
する。この間ＷＡＩＴ　　ＲＥＱ信号を出している入出
内装ｆｆ８ｘ〜８Ｎはデータアクセスの準備をし、完了
したならばＷＡＩＴ　　ＲＥＱ信号を解除する機能を持
っている。従りて、ＷＡＩＴ　　ＲＥＱ信号がアクティ
ブの間は、数値演算プロセッサ１及び他の入出力＠　Ｉ
Ｆ　８　ｔ〜８Ｎのインターフェイスは止まっていて、
ＷＡＩＴ　　ＲＥＱＭ号を出力した入出内装Ｗ１８１〜
８Ｎのみがデータアクセスの準備のために動作を継続し
ている。

演算部４はメインメモリ８！Ｉ２或いは入出力装置８１
〜８Ｎからのデータを授受できる６４ワードのレジスタ
群と演算器で構成されている。演算部４に対するメイン
メモリ部２及び入出内装ｆ１８　ｔ〜８Ｎのデータ授受
はデータバスをタイムシェアして用いており、タイムシ
ェアの方法としては、矩形波で構成されたシステムクロ
ックの１サイクルの前半と後半に分ける方式で行ってい
る。このタイムシェアにおいて、入出力Ｉ　Ｉｆ　８１
〜８Ｎと、演算部４とのデータの授受はシステムクロッ
クの後半を割り当てられており、メインメモリ部２と演
算部４とのデータの授受はシステムクロックの前半を割
り当てられていて、システムクロックの後半は入出力装
置８ｉ〜８Ｎと共用している。メインメモリ部２及び入
出内装ｆｆ８ｔ〜８Ｎと１１部４とはパイプラインＩｉ
＋！御によりデータの授受を行っていて、演算すべきデ
ータを入力しながら同時に演専結果のデータを送り返す
ことができる。

図のＤｒ　、Ｄ２はデータのメインメモリ部２．演算部
４．出力装置８１〜８Ｎ間のデータの授受を行う信号線
である。

第２図は本装置によるシステムクロック、データの入出
力及び演算のタイミングチャートである。

図において、（イ）は矩形波形のシステムクロックで、
（ロ）はメインメモリ部２又は入出力装置８１〜８Ｎか
らの入力データ、（ハ）は各入力データの演算の時間を
示している。（ニ）は演算結果を元のメインメモリ部２
又は入出力装＠８１〜８Ｎに送り込む出力データである
。入力データがシステムクロック毎にメインメモリ部２
又は入出力装置８１〜８Ｎから読み出され、演σ部４に
送り込まれる。演算部４では入力されたデータを演算し
、５ステツプ後に結果を出力する。そして、その出力は
システムクロック毎にメインメモリ部２又は入出力装Ｍ
　８　ｔ〜８Ｎに送り込まれる。入力データ１０のとこ
ろでは１サイクルＷＡＩＴが入った場合の動作を示して
いる。ここではシステムクロックの１サイクル分演算を
ストップして解除を持っている部分である。入力データ
７〜１１までのステップでは７〜１１の入力データを入
力させるのと同時に、入力データ１〜５の演算結果を出
力して、２サイクルアクセスが有効に機能している。こ
の間データバスにおいてはリードとライトが重なってい
る。

以上説明したように本実施例において、アドレスジェネ
レータを１個追加するだけでデータ処理能力の向上が図
れる。特にベクター演算に対する効果は大きい。又、直
接入出力装置をマツピングしているので、直接入出力Ｉ
ｆｆを指定してメインメモリのように扱うことができる
ようになり、高速なデータの授受が可能になった。更に
アドレスジェネレータを１個余分に持つことにより一般
のＤＭＡのＩｌｌよりも複雑な任意アドレスへのデータ
授受を高速に実行することができるようになった。メイ
ンメモリと演算部との２本のラインによって、データの
授受を行うことによりデータを貯め込んでから演算する
など特別の工夫をする必要が無くなり、メインメモリを
ソフトウェアの立場からより効率的に使えるようになっ
た。

尚、本発明は上記実施例に限定されるものでは無い。例
えば、アドレスジェネレータをリードとライトのそれぞ
れ専用にしてしまってもよい。こうすればプログラムや
ハードウェアが簡単になってベクター処理のみのときの
効率を上げることができる。又、データバスをそれぞれ
リードとライトの専用にしてハードウェアの制御を簡単
にするようにしてもよい。

メインメモリを更に多ウェイのインターリーブ構成にし
て、各ブロックの重なりの度合を軽減し、データ同時選
択の機会を多くしてデータ処理の速度を速くするように
してもよい。更に、システムクロックの速度に追付けず
ＷＡＩＴ　　ＲＥＱ信号を頻繁に出すようになれば入出
力装置と数値ＷＲ算プロセッサと間にキャッシュメモリ
を設けて、キャッシュメモリに一旦データを格納して高
速で数値演算プロセッサにデータを送るようにしてもよ
い。この時は入出力装置はすべてキャッシュメモリとデ
ータの授受を行うことになる。

（発明の効果）以上、詳細に説明したように本発明によれば、アドレス
ジェネレータを１個追加するだけでデータ処理能力の向
上が図れるようになり、又、入出力装置をマツピングし
ているので高速なデータの授受が可能になり、実用上の
効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は実施
例の′１ｊＩ４Ｗ１のタイミングチャート、第３図は従
来の数値演算ブＯセッサのブロック図である。１・・・数値ｖ４停プロセッサ　２・・・メインメモリ
部３・・・キャッシュメモリ　　４・・・演算部５・・
・コントロール部６．９Ａ、９Ｂ・・・アドレスジェネレータ７・・・イ
ンターフェイス部８１〜８Ｎ・・・入出力装置１０・・・バッファアンプ特許出願人　横河メディカルシステム株式会社第２　国
コ（ニ）出力データ　　　　　　　　　　　　　１２５　
４　５６７８９Ｃ１１繭３図ｒ　数値演算プロセッサ

Claims

【特許請求の範囲】

数値演算のみを高速で行う数値演算プロセッサにおいて
、装置の内部及び少なくとも１個の入出力装置を制御す
る制御手段と、多ウェイのインターリーブ構成のメモリ
を有しデータの格納並びに授受を行う主記憶手段と、前
記入出力装置をマッピングし前記制御手段の制御により
前記主記憶手段と前記入出力装置にアクセスする２個の
アドレス発生手段と、主記憶手段とのデータの授受をパ
イプライン制御で行う演算手段とを具備することを特徴
とする数値演算プロセッサ。