JPH096425A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】 【目的】 単純な構成により各プロセッサ間のデータ転
送を高速に行うことができるようにする。 【構成】 各プロセッサ１〜３それぞれに対応してデー
タ通信制御手段４〜６が設けられている。プロセッサ１
〜３とデータ通信制御手段４〜６との間は、データ信号
線とアドレス信号線とで接続されている。データ通信制
御手段４〜６は互いにシリアルデータ信号線７と同期ク
ロック信号線８とで接続されている。各データ通信制御
手段４〜６は互いに同期式のシリアル転送を行う。プロ
セッサ１から他のプロセッサ２，３にデータを転送する
際には、データ通信制御手段４が転送すべきデータをシ
リアル信号に変換し、シリアルデータ信号線７上に出力
する。他のデータ通信制御手段５，６は、シリアルデー
タ信号線７を介して入力されたデータを受け取る。受け
取ったデータはローカルのメモリに格納する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数のプロセッサにより
データ処置を行うマルチプロセッサシステムに関し、特
にデータの送受信を制御する回路を簡略化したマルチプ
ロセッサシステムに関する。

【０００２】

【従来の技術】コンピュータ等の各種データ処理システ
ムの中には、複数のプロセッサによりデータ処理を行う
マルチプロセッサシステムがある。数値制御装置もその
一つである。マルチプロセッサシステムでは、個々のプ
ロセッサが処理したデータを他のプロセッサが必要とす
る場合がある。この場合、共有バスを介してデータ転送
が行われる。このプロセッサ間のデータ転送には、相手
側のプロセッサを一時停止させ、そのプロセッサのロー
カルのメモリをアクセスする方法と、コモンＲＡＭを使
用する方法とがある。

【０００３】図４は従来のコモンＲＡＭを用いたマルチ
プロセッサシステムを示すブロック図である。このシス
テムには、データ転送用にデータバス１０２とアドレス
バス１０３とが設けられている。データバス１０２とア
ドレスバス１０３とにはコモンＲＡＭ１０１が接続され
ているとともに、プロセッサ１１１，１２１，１３１が
バッファ１１２，１１３，１２２，１２３，１３２，１
３３を介して接続されている。バッファには、データバ
ス１０２に接続されるデータ用のものと、アドレスバス
１０３に接続されるアドレス用のものとがある。

【０００４】また、バッファ１１２，１１３，１２２，
１２３，１３２，１３３には調停回路１１４，１２４，
１３４が接続されている。各調停回路１１４，１２４，
１３４は、制御用信号線１０４で互いに接続されいる。

【０００５】このような構成のマルチプロセッサシステ
ムにおいて、例えばプロセッサ１１１がコモンＲＡＭ１
０１にデータを書き込む際には、まずデータバス１０２
とアドレスバス１０３とを専有しなければならない。そ
のために、プロセッサ１１１からコモンＲＡＭ１０１へ
のライト要求が出力されると、書き込むべきデータとそ
のアドレスがバッファ１１２，１１３に格納される。こ
の時、調停回路１１４が他の調停回路１２４，１３４と
の間でバスの使用要求の調停をしており、自己の使用で
きる時間にデータをコモンＲＡＭ１０１へ書き込む。

【０００６】読み取りの場合も同様に、調停回路１１４
が他の調停回路１２４，１３４との間でバスの使用要求
を調停しながら、データを読み取る。このようにして、
複数のプロセッサ間でデータの受渡しを行うことができ
る。

【０００７】

【発明が解決しようとする課題】しかし、コモンＲＡＭ
を用いないシステムの場合には、データが必要な時には
相手側のプロセッサを停止させなければならず、各プロ
セッサごとのデータ処理速度が遅くなってしまう。ま
た、コモンＲＡＭを持ったシステムの場合には、調停回
路が調停を行う時間が必要となり、アクセス時間が余分
にかかってしまう。

【０００８】特に数値制御装置のように実時間処理を行
うシステムの場合、一定時間ごとに優先順位の高い処理
を実行しなければならないため、優先順位の高い処理に
時間がかかり過ぎると、優先順位の低い処置を実行でき
ないことがあり得る。

【０００９】本発明はこのような点に鑑みてなされたも
のであり、単純な構成により各プロセッサ間のデータ転
送を高速に行うことができるマルチプロセッサシステム
を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明では上記課題を解
決するために、複数のプロセッサによりデータ処置を行
うマルチプロセッサシステムにおいて、それぞれのプロ
セッサに対応して設けられ、他のプロセッサとの間で送
受信すべきデータをシリアル信号で通信するデータ通信
制御手段と、全ての前記データ通信制御手段に接続さ
れ、前記シリアル信号を伝送する伝送線路と、を有する
ことを特徴とするマルチプロセッサシステムが提供され
る。

【００１１】

【作用】上記構成によれば、データ通信制御手段は、そ
れぞれのプロセッサに対応して設けられ、他のプロセッ
サとの間で送受信するデータをシリアル信号で通信す
る。それらのデータは、全てのデータ通信制御手段に接
続された伝送線路を介して、他のデータ通信制御手段に
伝送される。

【００１２】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明のマルチプロセッサシステムの概略
構成を示すブロック図である。図において、各プロセッ
サ１〜３それぞれに対応してデータ通信制御手段４〜６
が設けられている。プロセッサ１〜３とデータ通信制御
手段４〜６との間は、データバスとアドレスバスとで接
続されている。各データ通信制御手段４〜６は、シリア
ルデータ信号線７と同期クロック信号線８とからなる伝
送線路により、互いに接続されている。

【００１３】各データ通信制御手段４〜６は互いに同期
クロック信号線を介して同期をとることにより、同期式
のシリアル通信を行う。例えば、プロセッサ１から他の
プロセッサ２，３にデータを転送する際には、データ通
信制御手段４が転送すべきデータをシリアル信号に変換
し、シリアルデータ信号線７上に出力する。他のデータ
通信制御手段５，６は、シリアルデータ信号線７を介し
て入力されたデータを受け取る。受け取ったデータは、
内部のメモリに格納する。そして、プロセッサ２，３が
そのデータを必要とした場合には、内部のメモリからそ
のデータを読み取る。

【００１４】このようにして、各プロセッサ間のデータ
転送をシルアル通信で行うことができるため、データ通
信制御手段４〜６を接続する信号線は、シリアルデータ
信号線７と同期クロック信号線８との２本のみで足り
る。なお、上記の例では同期式のシリアル転送であるた
めに同期クロック信号線８が必要であるが、非同期式の
シリアル転送を行えば同期クロック信号線８は不要であ
る。つまりこの場合は、シリアルデータ信号線７のみで
接続することができる。

【００１５】次に、上記のようなマルチプロセッサシス
テムを数値制御装置に用いた場合を例にとり具体的に説
明する。なお、本発明のシステムは、数値制御装置のメ
インのプロセッサと個別のプロセッサを内蔵する周辺装
置との間のデータ通信に使用することもできるが、以下
の例では、複数の軸制御回路間のデータ通信に用いる場
合について説明する。

【００１６】図２は数値制御装置のハードウェアの概略
構成を示すブロック図である。数値制御装置はプロセッ
サ１１を中心に構成されている。プロセッサ１１はＲＯ
Ｍ１２に格納されたシステムプログラムに従って数値制
御装置全体を制御する。このＲＯＭ１２にはＥＰＲＯＭ
あるいはＥＥＰＲＯＭが使用される。

【００１７】ＲＡＭ１３にはＳＲＡＭ等が使用され、一
時的な計算データ、表示データ、入出力信号等が格納さ
れる。不揮発性メモリ１４には図示されていないバッテ
リによってバックアップされたＣＭＯＳが使用され、電
源切断後も保持すべきパラメータ、加工プログラム、工
具補正データ、ピッチ誤差補正データ等が記憶される。

【００１８】ＣＲＴ／ＭＤＩユニット２０は、数値制御
装置の前面あるいは機械操作盤と同じ位置に配置され、
データ及び図形の表示、データ入力、数値制御装置の運
転に使用される。グラフィック制御回路２１は数値デー
タ及び図形データ等のディジタル信号を表示用のラスタ
信号に変換し、表示装置２２に送り、表示装置２２はこ
れらの数値及び図形を表示する。表示装置２２にはＣＲ
Ｔあるいは液晶表示装置が使用される。

【００１９】キーボード２３は数値キー、シンボリック
キー、文字キー及び機能キーから構成され、加工プログ
ラムの作成、編集及び数値制御装置の運転に使用され
る。ソフトウェアキー２４は表示装置２２の下部に設け
られ、その機能は表示装置に表示される。表示装置の画
面が変化すれば、表示される機能に対応して、ソフトウ
ェアキーの機能も変化する。

【００２０】軸制御回路４０，５０，６０はプロセッサ
１１からの軸の移動指令を受けて、軸の移動指令をサー
ボアンプ４０ａ，５０ａ，６０ａに出力する。サーボア
ンプ４０ａ，５０ａ，６０ａはこの移動指令を増幅し、
工作機械３０に結合されたサーボモータを駆動し、工作
機械３０の工具とワークの相対運動を制御する。なお、
軸制御回路４０，５０，６０及びサーボアンプ４０ａ，
５０ａ，６０ａはサーボモータの軸数に対応した数だけ
設けられる。

【００２１】また、軸制御回路４０，５０，６０は互い
にシリアルバス７０で接続されている。このシリアルバ
ス７０を介して、制御している軸の状態に関するデータ
等を互いに送受信する。

【００２２】ＰＭＣ（プログラマブル・マシン・コント
ローラ）１８はプロセッサ１１からバス１９経由でＭ
（補助）機能信号、Ｓ（スピンドル速度制御）機能信
号、Ｔ（工具選択）機能信号等を受け取る。そして、こ
れらの信号をシーケンス・プログラムで処理して、出力
信号を出力し、工作機械３０内の空圧機器、油圧機器、
電磁アクチュエイタ等を制御する。また、工作機械３０
内の機械操作盤のボタン信号、スイッチ信号及びリミッ
トスイッチ等の信号を受けて、シーケンス処理を行い、
バス１９を経由してプロセッサ１１に必要な入力信号を
転送する。

【００２３】なお、図２ではスピンドルモータ制御回路
及びスピンドルモータ用アンプ等は省略してある。ま
た、上記の例ではプロセッサ１１は１個で説明したが、
複数のプロセッサを使用してマルチプロセッサ構成にす
ることもできる。

【００２４】図３は軸制御回路の概略構成を示すブロッ
ク図である。なお、この図では、数値制御装置のメイン
のバス１９（図１に示す）に接続するための構成は従来
通りであるため省略している。従って、軸制御回路の内
部のプロセッサどうしを接続するための構成のみを図示
している。

【００２５】軸制御回路４０，５０，６０内には、軸制
御用のプロセッサ４１，５１，６１、ローカルメモリ４
２，５２，６２、及びシルアルバスコントローラ４３，
５３，６３とが設けられている。これらはデータバス４
５，５５，６５とアドレスバス４６，５６，６６とで互
いに接続されている。さらに、シリアルバスコントロー
ラ４３，５３，６３には、タイマ４４，５４，６４が接
続されている。シリアルバスコントローラ４３，５３，
６３は、互いにシリアルデータ信号線７１と同期クロッ
ク信号線７２とで接続されている。

【００２６】なお、各ローカルメモリ４２，５２，６２
内には、他の軸制御回路と通信するデータを格納してお
く記憶領域が確保されており、図中「DATA#0」，「DATA
#1」，「DATA#2」が格納されている。「DATA#0」は軸制
御回路４０から他の軸制御回路５０、６０へ転送するデ
ータである。「DATA#1」は軸制御回路５０から他の軸制
御回路４０、６０へ転送するデータである。「DATA#2」
は軸制御回路６０から他の軸制御回路４０、５０へ転送
するデータである。

【００２７】また、軸制御回路４０，５０，６０にはそ
れぞれ「ＩＤ＃０」、「ＩＤ＃１」、「ＩＤ＃２」が設
定されている。この「ＩＤ＃」の数字の小さい方が優先
順位が高くなる。

【００２８】以上のような構成において、各軸制御回路
４０，５０，６０では、補間周期ごとにタイマ４４，５
４，６４から割り込み要求が出力される。３つのタイマ
４４，５４，６４が割り込み要求を出力するのは同時で
ある。この割り込み要求が、ＤＭＡ（ダイレクト・メモ
リ・アクセス）の転送指令となる。すると、最も優先順
位の高いシルアルバスコントローラ４３がローカルメモ
リ４２内の自己のデータ「DATA#0」をシリアルデータ信
号線７１に対して出力する。このデータは、他のシリア
ルバスコントローラ５３，６３で受け取られる。シリア
ルバスコントローラ５３，６３は、「ＩＤ＃０」のデー
タを受け取るとそのデータを「DATA#0」として自己のロ
ーカルメモリ５２，６２内に格納する。

【００２９】次に優先順位が高いシルアルバスコントロ
ーラ５３は、「DATA#0」の受信が完了すると自己のデー
タを転送する順番であることを認識し、ローカルメモリ
５２からデータ「DATA#1」を取り出し、シリアルデータ
信号線７１に対して出力する。このデータ「DATA#1」
は、他のシリアルバスコントローラ４３，６３で受け取
られローカルメモリ４２，６２に格納される。「DATA#
1」の転送が完了すると、データ転送の順番がシリアル
バスコントローラ６３に移り、「DATA#2」が転送され
る。

【００３０】以上の動作が、補間周期毎に必ず実行され
る。従って、各軸制御回路４０，５０，６０は、それぞ
れのローカルメモリ４２，５２，６２内の所定の領域の
データを共有することができる。つまり、他の軸制御回
路のデータが自動的に自己のローカルメモリに書き込ま
れるため、各軸制御回路のプロセッサが他の軸制御回路
のデータが必要になった場合には、直接接続されている
ローカルメモリから必要なデータを取り出すことができ
る。また、他の軸制御回路へ転送すべきデータをローカ
ルメモリへ書き込むことにより、補間周期毎に必ず他の
軸制御回路へ転送される。

【００３１】このようにして、プロセッサ毎にバッファ
や調停回路を設ける必要がなくなり、非常に簡単な構成
によりプロセッサ間のデータ転送を行うことが可能とな
る。しかも、従来のシステムのような調停回路による調
停の時間が不要であるためデータ転送を高速に行うこと
ができる。

【００３２】また、それぞのプロセッサに直接接続され
たローカルメモリどうしでＤＭＡで通信を行うことが可
能であるため、相手側のプロセッサを停止させる必要が
なく、システム全体の処理速度が高速化される。しか
も、ＤＭＡの転送指令を一定周期毎に出力するような構
成にすることにより、一定周期毎に自動的に通信を行わ
せることが可能となる。

【００３３】さらに、従来の共有バスは、例えば１６ビ
ットＣＰＵであれば、アドレスに１６本、データに１６
本の計３２本の信号線が必要であった。ところが、シリ
アル信号でデータ通信を行うようにしたため、信号線が
データ信号線と同期クロック信号線の２本ですむ。

【００３４】

【発明の効果】以上説明したように本発明では、各プロ
セッサに対応してデータ通信制御手段を設け、全てのデ
ータ通信制御手段に接続された伝送線路を介して、プロ
セッサ間のデータの通信をシリアル信号で通信するよう
にしたため、非常に簡単な構成によりプロセッサ間の通
信を高速に行うことができる。

【図面の簡単な説明】

【図１】本発明のマルチプロセッサシステムの概略構成
を示すブロック図である。

【図２】数値制御装置のハードウェアの概略構成を示す
ブロック図である。

【図３】軸制御回路の概略構成を示すブロック図であ
る。

【図４】従来のコモンＲＡＭを用いたマルチプロセッサ
システムを示すブロック図である。

【符号の説明】

１〜３ プロセッサ ４〜６ データ通信制御手段 ７ シリアルデータ信号線 ８ 同期クロック信号線 １１ プロセッサ １２ ＲＯＭ １３ ＲＡＭ １４ 不揮発性メモリ １８ ＰＭＣ １９ バス ２０ ＣＲＴ／ＭＤＩユニット ３０ 工作機械 ４０，５０，６０ 軸制御回路 ７０ シリアルバス

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサによりデータ処置を行
   うマルチプロセッサシステムにおいて、 それぞれのプロセッサに対応して設けられ、他のプロセ
   ッサとの間で送受信すべきデータをシリアル信号で通信
   するデータ通信制御手段と、 全ての前記データ通信制御手段に接続され、前記シリア
   ル信号を伝送する伝送線路と、 を有することを特徴とするマルチプロセッサシステム。
2. 【請求項２】 前記データ通信制御手段は、それぞれ異
   なる優先順位を有しており、優先順位が最高の値であれ
   ばデータ転送要求が出力されると同時に自己のデータを
   出力し、優先順位が最高の値でなければ、１ランク上の
   優先順位のデータ転送が完了した後に自己のデータを出
   力することを特徴とする請求項１記載のマルチプロセッ
   サシステム。
3. 【請求項３】 前記伝送線路は、１本のデータ伝送線と
   １本の同期クロック伝送線で構成されていることを特徴
   とする請求項１記載のマルチプロセッサシステム。