KR950008838B1 - 멀티미디어 지식처리를 위한 병렬처리 컴퓨터의 노드 컴퓨터 구조 - Google Patents

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Description

멀티미디어 지식처리를 위한 병렬처리 컴퓨터의 노드 컴퓨터 구조

제1도는 1차 시제품으로 구현된 동질성의 노드컴퓨터들과 호스트 컴퓨터인 VME 시스템과 연결된 모습을 나타낸 도면.

제2도는 상용 프로세서를 사용하여 구현된 하나의 노드컴퓨터(PCU)의 내부구조도를 나타낸 도면.

제3도는 하나의 노드 컴퓨터내에서의 각 프로세서 및 컨트롤러 간의 통신방식을 나타낸 도면.

본 발명은 차세대 컴퓨터 사용자의 요구에 부응하는 고급 정보처리 컴퓨터나 지능형 컴퓨터의 기본 시스템(platform)으로 사용될 수 있는 범용 스탠드어론(stand alone) 병렬처리컴퓨터(SAP-MK : Stand-Alone Parallel processing system for the Multimedia and Knowledge processing)의 노드컴퓨터와 구조에 관한 것이다.

본 발명의 노드컴퓨터는 궁극적인 SAP-MK의 1차 시제품 구현으로 상용프로세서를 사용하였으며, 그 구현 목적상 머쉰 아키텍쳐를 VME시스템을 호스트 컴퓨터로 하였다.

종래의 SAP-MK의 개념모델은 컴퓨테이션 유니트(computation unit), 매스 스토리지(mass strorage)유니트, I/O유니트 및 유니트간 통신(inter-unit communication)유니트 등으로 구성되며, 이중 컴퓨테이션 유니트는 SAP-MK가 수행하는 업무의 궁극적인 컴퓨테이션을 효과적으로 제공하는 유니트이다.

그러나 SAP-MK는 고급정보 처리를 주 업무로 하며, 이는 구체적으로 멀티미디어 데이터프로세싱 및 지식처리를 효과적으로 수행할 수 있는 시스템을 의미한다.

따라서 SAP-MK의 컴퓨테이션 유니트는 멀티미디어 데이터 프로세싱 및 지식처리를 효과적으로 지원할 수 있는 구조를 가져야 하며, 아울러 기존 시스템에서 제공하는 일반적인 반응연산 처리도 효과적으로 처리할 수 있는 구조를 가져야 한다.

따라서 컴퓨테이션 유니트는 이들 프로세싱을 제공하기 위한 심볼릭 프로세서, 멀티미디어 데이터 프로세서, 프로세서간 통신 컨트롤러, 메모리 및 메모리 컨트롤러 등을 포함하는 프로세싱 노드와 효과적인 병렬처리를 제공하기 위한 프로세서간 통신 네트워크 등이 포함되어야 할 것이다.

제1도는 여러개의 동일한 구조의 노드컴퓨터(가)를 호스트 컴퓨터인 VME시스템(다)에서 제공하는 VME버스(라)에 연결시켜 호스트 컴퓨터가 갖는 사용자 인터페이스나 외부 스토리지를 이용할 수 있도록 하고, 또한 노드컴퓨터들간의 병렬처리를 제공하기 위하여 메쉬 토폴로지의 노드가 통신 네트워크(나)를 분리 구성한 모습을 보인 것이다.

SAP-MK에서 처리하여야 하는 주된 태스크는 지식정보 처리, 시스템 소프트웨어를 포함한 일반 범용 연산처리 그리고 멀티미디어 데이터의 처리등으로 요약할 수 있다.

각 노드에 사용될 노드프로세서는 특정하나의 상용 프로세서로써 그 요구사항을 충족시키기는 어렵기 때문에 노드는 기본적으로 "여러칩으로 된(MULTI-CHIP)프로세서"형태로 구성하여야 한다.

여러칩으로 된 프로세서에는 그 기능면으로 볼때 일반 연산처리를 위한 범용 프로세서를 중심으로 지식처리 프로세서 및 멀티미디어 데이터처리를 위한 DSP 칩과 효과적인 병렬 처리를 위한 라우팅 컨트롤러 등이 포함되어야 한다.

SPARG은 상용 프로세서 중에서 유일하게 심볼릭 프로세싱을 지원하는 아키텍쳐를 가졌고 또한 SPARC의 일반 연산처리 기능과 성능도 타 프로세서에 비해 우수하기 때문에 이를 범용 프로세서로 사용한다면 동시에 지식처리를 어느정도 지원할 수 있다.

SPARC에서 제공되지 않은 병렬처리를 위한 통신 채널이나 라우팅 컨트롤 기능은 제1도(마)에 나타낸 다른 컨트롤 로직을 둠으로써 해결되며, 라우팅을 위한 독립적인 로직을 따로 둠으로써 메인 프로세서의 사용효율을 높일 수 있는 장점이 있다.

멀티미디어 데이터 처리를 지원하기 위한 DSP프로세스로는 가장 우수한 DSP96002를 사용하였다.

상용 프로세서를 사용하여 SAP-MK의 노드컴퓨터를 구현하여 PCU(Prototype Computation Unit)라 하였는데 제2도는 PCU 노드 컴퓨터 구조를 나타낸 것이다.

PCU노드 컴퓨터는 노드프로세서 모듈(가), DSP모듈(나), 노드 메모리 모듈(다), INC모듈(라) 및 VMEIF (MVE Interface) 모듈(마)이 노드 프로세서인 SPARC모듈이 제공하는 M-Bus를 중심으로 구성된다.

여기서 노드 프로세서 모듈(가)은 IU(Integer Unit), FPU(Floating-Point Unit), I-Cache, D-Cache 및 CMU(Cache Controller/MMU)를 포함하는 Cypress SPARC프로세서 모듈이며, CMU는 노드내로컬버스인 M-Bus컨크롤러를 포함하고 있다. SPARC프로세서외에 노드 프로세서의 컴퓨팅 환경을 제공하기 위하여 EPROM, EEPROM등을 포함한다.

그리고 DSP모듈(나)은 Motolorola이 DSP96002(바)를 중심으로 2KByte Dual-Port RAM(사)과 256KByte의 SRAM(아) 및 DSP컨트롤러(자)로 구성되는데, DPRAM(사)은 다른 M-Bus 매스터와의 IPC를 제공하는데 사용되며, SRAM(아)은 DSP의 프로세싱 스페이스인 내부 메모리의 부족을 보완하기 위한 외부 메모리이다.

MBus매스터는 M-Bus를 통하여 SRAM을 직접 액세스 할 수 있으며, DSP96002가 내장하고 있는 HI(Host Interface) 기능을 이용하여 DSP와의 통신을 할 수 있다.

한편, DRAM은 M-Bus매스터가 M-Bus를 통하여, DSP는 로컬 버스를 통하여 동시에 액세스 할 수 있다.

다음에 노드 메모리 모듈(다)은 16MByte의 메모리 영역을 노드 프로세서의 주된 프로세싱 스페이스로 제공하기 위한 DRAMarray(카)와 이를 위한 M-Bus 트랜잭션 인터페이스, DRAM컨트롤 로직(차)으로 구성된다.

M-Bus트랜잭션 인터페이스 버스트 모드(Burst mode) 전송등을 포함하는 M-Bus가 요구하는 각 트랜잭션에 슬레이브로써 사이클맵핑을 제공하며, DRAM컨트롤 로직(차)은 DP8422A DRAM컨트롤러 칩을 이용하여 필요한 논리회로를 추가하여 구현 하였다.

노드 메모리는 노드 프로세서에 의해 주로 액세스 되지만 스토리지와의 데이터 및 프로그램 코드 전송시에는 VMEIF모듈이 DMA방식으로 직접 노드 메모리를 액세스 하도록 설계하였다.

INC모듈(라)은 PCU노드의 병렬처리 환경을 제공하기 위하여 다른 노드와의 통신 채널을 제공하는 모듈이다.

PCU의 병렬처리를 위한 노드간 통신 네트워크는 메세지 패킹방식에 의한 2차원 메쉬 토플로지 형태를 기본으로 설계하였다.

이를 위하여 16비트(+2parity bits) 단위로 각각 4방향으로 메세지를 전송할 수 있는 채널(더)을 구현하였으며, 이웃노드의 IPC채널과는 핸드쉐이킹 방식에 의해 전송하도록 하였다.

INC모듈의 노드 프로세서와의 통신은 M-Bus 트랜잭션에 의하며 1차 시제품 구현에서는 INC모듈에 독립적인 프로세싱 환경을 포함하지 않기 때문에 라우팅 컨트롤 등 프로그램 실행환경을 노드 프로세서에 의존하도록 하였으나, 궁극적으로 INC전용 프로세서를 두어 성능향상을 꾀하게 될 것이다.

VMEIF모듈(마)은 PCU 각 노드가 외부 스토리지를 액세스하는 채널과 동시에 호스트 컴퓨터인 VME시스템과의 동일한 채널을 제공하는 모듈이다.

VMEIF는 VMEbus프로토콜을 모두 지원하는 것이 아니라 VMEbus(러)의 버스트모드 전송동작을 기본으로 하여 노드와 호스트 컴퓨터간의 빠른 데이터 전송패스를 제공한다.

이는 각 노드와 외부 스토리지를 액세스 할 경우나 호스트 컴퓨터와의 통신을 하는 경우에나 구분없이 동일한 전송 방식으로 이루어지도록 하였다.

일반적으로 멀티프로세서 시스템이나 병렬처리는 두 개 이상의 "프로세스"가 동시에 수행되며, 이들 동시에 수행되는 프로세스들 간의 정보를 주고받기 위하여 상호 통신(interprocess communication)을 하여야 하고 또한 실행의 진행이 상호 동기(synchronization)되어야 한다.

이를 위한 프로세스간 통신은 "공유변수(shared variables)"에 의한 방법과 "메세지 패싱"에 의한 방법으로 크게 구분된다. 프로세스간 통신이 실제 실행되지 위해서는 적절한 하드웨어가 구성되어야 하는데, 여기서 IPC라 함은 프로세스간 통신의 실행환경을 제공하는 주로 하드웨어 입장에서 본 프로세서간(Inter processor Communication)을 의미하며, 특히 제2도에서 나타낸 PCU의 1차 구현을 위한 노드내 IPC방식을 기술한 것이다.

앞에서 언급한 두가지 방식의 프로세스간 통신을 지원하기 위한 하드웨어는 공유변수에 의한 IPC방식을 구현하기 위하여 프로세서들 간에 메세지큐를 구현하는 방법과, 고유 변수에 의한 IPC방식에 적합하도록 공유메모리를 구현하는 방법이 있는데, 이들은 서로 장단점이 있따.

이러한 두 경우의 단점을 상호보완하기 위하여 메세지큐와 공유메모리를 함께 구현한다면, 공유메모리에 위치한 공유 데이터의 포인터만을 메세지큐를 통하여 넘겨줌으로써 두 프로세서들간에 데이터의 실제적인 주고받음이 이루어지지 않으며 아울러 자동적인 프로세스간 동기도 얻을 수 있지만 하드웨어 코스트(hardware cost)가 늘어나는 단점과 프로그래밍 모델이 스마트하지 않다는 단점이 있다.

어느 경우이거나 공유메모리가 포함된 방식의 경우는 데이터의 형태가 "공유 데이터가 적게 포함되고 일반적으로 로컬 데이터로 구성되었을때" 적합한 방법이지만 데이터 할당과 일관성 유지를 위한 컨트롤을 스마트하게 구현하기가 어렵다.

또다른 방법으로써 두개의 프로세서가 서로 독립적으로 상대 프로세서의 처리공간을 직접 액세스 할 수 있도록 한 경우에는 프로그래밍 모델이 간단할 뿐만 아니라 자동적으로 프로세스 동기가 얻어진다는 장점이 있다는 반면에 두개의 프로세서가 밀결합(tightly-coupled)되어 있기 때문에 가상 어드레스의 맵핑같은 실제구현의 어려운 사항들이 뒤따른다.

PCU의 경우 전체로는 동질성의 병렬처리 형태이지만, 하나의 노드는 노드 프로세서(SPARC)와 DSP96002, 그리고 INC와 VMEIF 등이 함께 구성된 이질성의 멀티프로세싱 형태이다.

또한 일반적인 다른 시스템에서의 IPC와는 달리 목적을 달리하는 서로 다른 프로세서들간에 적절하게 프로그램 코드나 데이터가 이동되어야 한다.

PCU의 1차 구현에서는 호스트와의 통신채널과 외부 스토리지를 액게스하는 채널은 공히 VMEbus를 이용하며, 이를 위하여 버스트 모드 전송방식을 기본으로 하는 VMEbus 인터페이스 로직이 각 노드내에 포함된다.

제3도는 PCU 하나이 노드내에서이 IPC 구성을 나타낸 것이다. PCU 노드의 IPC방식은 다음과 같이 요약할 수 있다.

(1) 노드 프로세서(DSP포함), VMEIF 및 INC는 로컬버스에 대해 멀티매스터(multimaster)로 존재한다.

(2) 노드내의 프로세서간 통신을 위하여 기본적으로 메세지큐와 공유메모리를 동시에 이용하는 방식으로 한다. 커맨드(command)나 데이터의 포인터르 주고 받기 위하여 메세지큐를 이용하며, 공유 데이터는 실제 공유 메모리에 존재하여 통신할 프로세서들이 직접 공유 메모리를 액세스할 수 있도록 한다.

이를 위하여 IPC에 사용되는 공유 메모리는 듀얼포트(dual-ported) RAM으로 구현하였고, 동기를 플래그 체크 등은 적절한 동기 프로토콜과 함께 소프트웨어로 구현한다.

(3) 태스크 다운로딩과 같은 다량의 코드나 데이터를 전송할 경우는 위 (2)의 IPC방식을 따르지 않고 "source"프로세서가 "destination"프로세서의 프로세싱 스페이스를 직접 액세스하는 식으로 이루어진다.

(4) 노드 프로세서와 DSP의 IPC방식 : 3패스를 제공

-DSP96002의 "HI(Host Interface)"기능을 이용(제3도(가)) HI를 노드 프로세서와 DSP간의 메세지큐로 활용한다.

HI가 갖고 있는 기본 프로토콜을 그대로 따른다.

-DSP DPRAM(Dual-Ported RAM)(제3도(나))은 노드 프로세서와 DSP간의 공유 정보를 위치시키는 공유 메모리로 활용한다.

이 공유메모리를 노드 프로세서는 Mbus를 통하여 DSP는 DSP 외부 버스를 통하여 두 프로세서간의 동기가 지켜지는 범위내에서 동등한 자격으로 액세스 한다.

-노드 프로세서가 DSP의 제3도(다)에 보인 프로세싱 스페이스(DSP SRAM)를 직접 액세스 한다.

이 경우 DSP는 정지된 상태가 되며, 이는 노드 프로세서가 DSP로 태스크를 로딩할때 사용하는 경로이다.

(5) 노드 프로세서와 INC간의 IPC 동기 메세지 패싱을 기본으로 한다.

- 두 프로세서간의 IPC를 위하여 제3도(라),(마)에 보인 바와 같이 메세지큐(TX용 및 PX용)를 구현한다.

-제3도(바)의 INC를 위한 소프트웨어는 노드 프로세서 환경에서 수행된다.

이 경우 INC의 모든 메모리 스페이스는 노드 프로세서의 어드레싱 영역내에 속하며, INC 동작 전부가 노드 프로세서의 컨트롤을 받게 된다.

(6) 노드 프로세서와 VMEIF와의 통신 :

-노드 프로세서와 VMEIF와의 통신은 호스트로부터의 태스크 로딩 또는 결과를 호스트로 넘겨줄때와 노드 프로세서의 외부 스토리지 액세스 등의 두 경우에 사용되는데, 두 경우 공히 동일한 동작 절차에 의해 이루어진다.

- 호스트측에서 노드 메모리로 정보가 전송될때 : 노드 프로세서가 제3도(사)에 보인 VMEIF의 래치(latch)에다 메모리 스페이스의 시작 어드레스를 저장시켜 둔다. VMEIF는 호스트로부터 전달되어온 정보를, 직접 노드 메모리를 버스트 모드 동작방식으로 write access한다.

-노드 메모리측에서 호스트로 정보가 전송될때 : 노드 프로세서가 제3도(사)에 보인 VMEIF의 래치에다 메모리 스페이스의 시작 어드레스와 전송될 데이터의 수값을 저장시켜 둔다.

노드 프로세서로부터 동작을 마스터쉽(mastership)을 넘겨받은 VEIF는 직접 노드 메모리를 버스트 모드 동작으로 read access하여 제3도(아)에서 보인 VMEbus로 전송한다.

(7) VMEIF와 호스트와의 통신 :

-호스트측에서 노드 메모리로 정보가 전송될때 : VMEIF가 호스트로 "인터럽트 요청"하는 방식으로 데이터 전송을 요청한다.

초기의 태스크 로딩일 경우의 인터럽트 요청은 이 노드가 태스크를 받을 준비가 완료된 신호로, 또한 노드 프로세서가 외부 스토리지를 액세스할때에는 액세스 요청신호로 인식된다. 호스트는 해당 인터럽트 서비스 루틴에서 이를 적절히 처리한다.

-노드 메모리측에서 호스트로 정보가 전송될때 : 이는 호스트로부터 받는 태스크의 결과를 넘겨 줄때나 또는 노드 메모리에 있는 데이터를 외부 스토리지로 내보내고져 할때나 공히 VMEIF는 버스트모드 방식으로 동작한다. VMEIF는 노드 프로세서로부터 동작의 마스터쉽을 받은 후 VMEbus 요청을 한다.

VMEbus(아) 아비터(arbiter)로부터 허가(grant)신호를 받는 즉시 노드 메모리를 직접 액세스하여 burstreadout 동작을 수행하여 VMEbys(아)를 통해 호스트로 전송한다.

이 경우 전송되어갈 위치 어드레스는 호스트에 의해 미리 VMEIF에 전해진 정보에 의해 결정된다.

이와 같이 본 발명에 의해 첫째, 멀티미디어 데이터 프로세싱 및 지식 처리를 효과적으로 수행할 수 있고, 둘째, 멀티미디어 데이터 프로세싱 및 지식 처리를 효과적으로 지원할 수 있다.

세째, 기존 시스템에서 제공하는 일반적인 범용연산 처리도 효과적으로 지원할 수 있다.

Claims (1)

1. 사용자 인터페이스나 외부 스토리지를 구비한 호스트 컴퓨터를 구비한 VME시스템과 상기 호스트 컴퓨터를 이용할 수 있도록 상기 VME시스템의 VME버스에 각각 연결되며 동일한 구조로 서로 병렬접속된 다수의 PCU노드컴퓨터 및 상기 노드컴퓨터들과 분리되어 노드컴퓨터간의 벙렬처리를 제공하기 위한 메쉬토폴로지의 노드간 통신네트워크로 구성된 멀티미디어 지식처리를 위한 병렬 처리 컴퓨터 시스템에 있어서, 상기 PCU 노드 컴퓨터들은 각각 노드프로세서 모듈과 상기 노드프로세서 모듈의 M-Bus를 중심으로 연결된 DSP모듈과 노드메모리모듈 및 INC모듈 및 VMEIF모듈로 구성하고, 상기 PCU 노드 컴퓨터 내의 프로세서간 통신을 위한 노드간 통신네트워크는 HI(Host Interface)를 노드 프로세서와 DSP간의 메세지큐로 활용하는 DSP HI와 노드 프로세서와 DSP간의 공유정보를 위치시키는 공유메모리로 활용하는 DSP DPRAM과 프로세싱 스페이스(DSP SRAM)를 직접 액세스하는 DSP SRAM과 노드 프로세서와 INC간의 IPC 동기를 위하여 메세지 큐를 구현하는 queue와 INC를 위한 소프트웨어는 노드 프로세서 환경에서 수행하는 INC 모듈과 메모리스페이스의 시작 어드레스를 저장하는 래치와 VMEIF로부터 직접 노드 메모리를 버스트 모드 동작으로 리드 액세스하여 전송하는 VMEIF로부터 직접 노드 메모리를 버스트 모드 동작으로 리드 액세스하여 전송하는 VME Bus로 구성된 멀티미디어 지식처리를 위한 병렬처리 컴퓨터의 노드 컴퓨터 구조.