JPS61199122A - デ−タ演算装置 - Google Patents
デ−タ演算装置Info
- Publication number
- JPS61199122A JPS61199122A JP60041711A JP4171185A JPS61199122A JP S61199122 A JPS61199122 A JP S61199122A JP 60041711 A JP60041711 A JP 60041711A JP 4171185 A JP4171185 A JP 4171185A JP S61199122 A JPS61199122 A JP S61199122A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- arithmetic unit
- data bus
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は加算、乗算などの演算を高速で行なうことので
きるマイクロコンピュータ装置に関するものである。
きるマイクロコンピュータ装置に関するものである。
［背景技術１
一般にマイクロコンピュータ装置において、複数のデー
タの演算処理を行なう場合には、第４図または第５図の
方法をとっている。たとえば第４図は演算をソフトウェ
アで行なう場合で、１１はＣＰＵ、１２はバスライン、
１３．１４および１５はメモリであり、同図（ｂ）に示
すように、まず第１のメモリ１３からデータＸを読み出
し、次に第２のメモリ１４からデータＹを読み出し、両
データを演算して演算結果データＺを第３のメモリ１５
に書き込むものであるが、この方法は処理速度が遅く、
特に乗除算の場合に実用になり難いという問題がある。
タの演算処理を行なう場合には、第４図または第５図の
方法をとっている。たとえば第４図は演算をソフトウェ
アで行なう場合で、１１はＣＰＵ、１２はバスライン、
１３．１４および１５はメモリであり、同図（ｂ）に示
すように、まず第１のメモリ１３からデータＸを読み出
し、次に第２のメモリ１４からデータＹを読み出し、両
データを演算して演算結果データＺを第３のメモリ１５
に書き込むものであるが、この方法は処理速度が遅く、
特に乗除算の場合に実用になり難いという問題がある。
その対策として第５図に示すように、乗算器などの専用
演算器１６を設けろのが普通であるが、この場合にも同
図（ｂ）に示すように、データＸの読み出し、データＹ
の読み出し、データＸ、Ｙの演算器への書き込み、演算
結果Ｚの演算器からの読み出し、演算結果Ｚの＄２のメ
モリへの書き込みなどの一連の処理を繰り返す必要があ
り、たとえばＣＰＵに８０８６（商品名）を使用しクロ
ックに５ＭＨｚを使用した場合、１回の処理に約２５μ
ｓを要するので、用途によっては決して満足できる処理
速度ではない。
演算器１６を設けろのが普通であるが、この場合にも同
図（ｂ）に示すように、データＸの読み出し、データＹ
の読み出し、データＸ、Ｙの演算器への書き込み、演算
結果Ｚの演算器からの読み出し、演算結果Ｚの＄２のメ
モリへの書き込みなどの一連の処理を繰り返す必要があ
り、たとえばＣＰＵに８０８６（商品名）を使用しクロ
ックに５ＭＨｚを使用した場合、１回の処理に約２５μ
ｓを要するので、用途によっては決して満足できる処理
速度ではない。
［発明の目的］
本発明は上記の問題点に鑑み為されたものであり、その
目的とするところは、従来のマイクロコンピュータ装置
に若干の改良を加えることによって、演算処理速度を向
上するにある。
目的とするところは、従来のマイクロコンピュータ装置
に若干の改良を加えることによって、演算処理速度を向
上するにある。
【発明の開示１
しかして本発明データ演算装置は、ＣＰＵと第１のメモ
リとバスラインとを備えたマイクロコンピュータ装置に
おいて、データバスの上位半ワードに一方の入力端子を
、下位半ワードに他方の入力端子をそれぞれ接続した演
算器と、切換回路を介してデータ入出力端子を上記演算
器の出力端子およびデータバスに接続した＠２のメモリ
とを設けて構成したものであり、第１のメモリから第２
のメモリへのデータ転送と同一の処理速度で演算を行な
えるようにしたものである。
リとバスラインとを備えたマイクロコンピュータ装置に
おいて、データバスの上位半ワードに一方の入力端子を
、下位半ワードに他方の入力端子をそれぞれ接続した演
算器と、切換回路を介してデータ入出力端子を上記演算
器の出力端子およびデータバスに接続した＠２のメモリ
とを設けて構成したものであり、第１のメモリから第２
のメモリへのデータ転送と同一の処理速度で演算を行な
えるようにしたものである。
第１図は本発明装置の一実施例を示したものである。同
図において、ＣＰＵ１には１６ビツトマイクロプロセツ
サを使用しており、バスライン２および７にはｔＪｔＪ
ｌのメモリ３および第２のメモリ４が接続されている。
図において、ＣＰＵ１には１６ビツトマイクロプロセツ
サを使用しており、バスライン２および７にはｔＪｔＪ
ｌのメモリ３および第２のメモリ４が接続されている。
本実施例においては、演算器５は８ピツ）Ｘ８ビツトの
乗算器であり、各８ビツトの２１Ｌの入力端子Ｄ０・・
・Ｄ ７＝ Ｄ １・・Ｄ Ｉｓと１６ビツトの出力端
子Ｄ０・・・ＤＩ５とを備えている。
乗算器であり、各８ビツトの２１Ｌの入力端子Ｄ０・・
・Ｄ ７＝ Ｄ １・・Ｄ Ｉｓと１６ビツトの出力端
子Ｄ０・・・ＤＩ５とを備えている。
しかして演算器５の各入力端子はそれぞれデータバス２
の上位８ビツトおよび下位８ビツトに接続されており、
演算器５の出力端子は切換回路６を介して第２のメモリ
４の入出力端子に接続されている。切換回路６はＣＰＵ
からのコマンドによって、第２のメモリ４の入出力端子
をデータバス２と、演算器５の出力端子とに切り換える
ものである。なお図中、７はアドレスバス、８はコマン
ドラインである。
の上位８ビツトおよび下位８ビツトに接続されており、
演算器５の出力端子は切換回路６を介して第２のメモリ
４の入出力端子に接続されている。切換回路６はＣＰＵ
からのコマンドによって、第２のメモリ４の入出力端子
をデータバス２と、演算器５の出力端子とに切り換える
ものである。なお図中、７はアドレスバス、８はコマン
ドラインである。
本実施例は、第１のメモリ３の上位８ビツトに格納され
ているデータｘ、、Ｘ、ｔ・・・と、下位８ビツトに格
納されているデータＹ ＋ ＊ Ｙ ２ ｅ・・・とを
それぞれ乗算して、その乗算結果である１６ビツトデー
タＺ Ｉ Ｉ Ｚ ２ ｔ・・・を第２のメモリ４へ順
次格納するものであり、ＣＰＵが行なう制御としては、
まず切換回路６を制御して第２のメモリ４の入出力端子
を演算器５Ｉ％に切り換えたのち、第２図に示すように
、第１のメモリ３に対してデータＸ、Ｙをデータバスに
出力させるように制御し、次に第２のメモリ４に対して
データバスのデータを取り込むように制御する。このと
きデータＸ、Ｙがデータバスに出力されると同時に、演
算器がＸとＹとの乗算結果Ｚをその出力端子に出力し、
次に第２のメモリに対して、あたかもデータバス上のデ
ータＸ、Ｙを取り込むように制御すると、実際には乗算
結果Ｚが第２のメモリに格納されるのである。
ているデータｘ、、Ｘ、ｔ・・・と、下位８ビツトに格
納されているデータＹ ＋ ＊ Ｙ ２ ｅ・・・とを
それぞれ乗算して、その乗算結果である１６ビツトデー
タＺ Ｉ Ｉ Ｚ ２ ｔ・・・を第２のメモリ４へ順
次格納するものであり、ＣＰＵが行なう制御としては、
まず切換回路６を制御して第２のメモリ４の入出力端子
を演算器５Ｉ％に切り換えたのち、第２図に示すように
、第１のメモリ３に対してデータＸ、Ｙをデータバスに
出力させるように制御し、次に第２のメモリ４に対して
データバスのデータを取り込むように制御する。このと
きデータＸ、Ｙがデータバスに出力されると同時に、演
算器がＸとＹとの乗算結果Ｚをその出力端子に出力し、
次に第２のメモリに対して、あたかもデータバス上のデ
ータＸ、Ｙを取り込むように制御すると、実際には乗算
結果Ｚが第２のメモリに格納されるのである。
またＣＰＵとして市販の８０８６（商品名）を使用する
場合には、上記の制御は第３図に示すように、メモリ間
のデータブロック伝送命令に相当する。実際に８０８６
（商品名）を使用して、第４図の従来回路と第１図の本
発明回路により、それぞれ１０００個のデータの乗算を
行なった結果、従来回路・・・・ 約２４．４論Ｓ 本発明回路・・・ 約 ３．４論Ｓ となり、本発明装置により処理時間を着しく短縮するこ
とができた。
場合には、上記の制御は第３図に示すように、メモリ間
のデータブロック伝送命令に相当する。実際に８０８６
（商品名）を使用して、第４図の従来回路と第１図の本
発明回路により、それぞれ１０００個のデータの乗算を
行なった結果、従来回路・・・・ 約２４．４論Ｓ 本発明回路・・・ 約 ３．４論Ｓ となり、本発明装置により処理時間を着しく短縮するこ
とができた。
［発明の効果１
上述のように本発明は従来のマイクロコンピュータ装置
において、データバスの上位半ワードに一方の入力端子
を、下位半ワードに他方の入力端子をそれぞれ接続した
演算器と、切換回路を介してデータ入出力端子を上記演
算器の出力端子およびデータバスに接続した＃２のメモ
リとを設けるというきわめて簡単な構成により、従来の
ブロック転送と同一の処理速度で加算、乗算などの演算
を行なうことができるという利点がある。
において、データバスの上位半ワードに一方の入力端子
を、下位半ワードに他方の入力端子をそれぞれ接続した
演算器と、切換回路を介してデータ入出力端子を上記演
算器の出力端子およびデータバスに接続した＃２のメモ
リとを設けるというきわめて簡単な構成により、従来の
ブロック転送と同一の処理速度で加算、乗算などの演算
を行なうことができるという利点がある。
第１図は本発明装置の一実施例を示すブロック回路図、
第２図は同上による処理方法を示す７０−チャート、第
３図は同上による他の処理方法を示すフローチャート、
第４図（、ａ ）は従来例を・示すブロック回路図、（
ｂ）は同上の動作を示す７０−チャ−１１第５図（ａ）
は他の従来例を示すブロック回路図、（ｂ）は同上の動
作を示すフローチャートである。 １はＣＰＵ、２はデータバス、３は第１のメモリ、４は
第２のメモリ、５は清算器、６は切換回路。 代理人 弁理士 石 １）長 七 第１図 １１２図 第４図 （ｂ）
第２図は同上による処理方法を示す７０−チャート、第
３図は同上による他の処理方法を示すフローチャート、
第４図（、ａ ）は従来例を・示すブロック回路図、（
ｂ）は同上の動作を示す７０−チャ−１１第５図（ａ）
は他の従来例を示すブロック回路図、（ｂ）は同上の動
作を示すフローチャートである。 １はＣＰＵ、２はデータバス、３は第１のメモリ、４は
第２のメモリ、５は清算器、６は切換回路。 代理人 弁理士 石 １）長 七 第１図 １１２図 第４図 （ｂ）
Claims (1)
- （１）ＣＰＵと第１のメモリとバスラインとを備えたマ
イクロコンピュータ装置において、データバスの上位半
ワードに一方の入力端子を、下位半ワードに他方の入力
端子をそれぞれ接続した演算器と、切換回路を介してデ
ータ入出力端子を上記演算器の出力端子およびデータバ
スに接続した第２のメモリとを設けて成ることを特徴と
するデータ演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60041711A JPS61199122A (ja) | 1985-03-01 | 1985-03-01 | デ−タ演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60041711A JPS61199122A (ja) | 1985-03-01 | 1985-03-01 | デ−タ演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61199122A true JPS61199122A (ja) | 1986-09-03 |
Family
ID=12616006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60041711A Pending JPS61199122A (ja) | 1985-03-01 | 1985-03-01 | デ−タ演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61199122A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59106043A (ja) * | 1982-12-10 | 1984-06-19 | Hitachi Ltd | パイプライン演算回路 |
-
1985
- 1985-03-01 JP JP60041711A patent/JPS61199122A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59106043A (ja) * | 1982-12-10 | 1984-06-19 | Hitachi Ltd | パイプライン演算回路 |
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