JPH02301843A - プリフェッチ制御方法およびプリフェッチ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ ＣＰＵと主記憶の間に複数のキャッシュを階層的に装備
した計算機システムのプリフェッチ制御方式に関し、 マイクロプログラムを変更することなくキャッシュを効
率良く使用することを目的とし、先にアクセスされるキ
ャッシュの１−ブロックのサイズが次にアクセスされる
キャッシュのサイズより小さく且つ次のキャッシュの１
ブロック中に偶数個入るサイズの場合に、アドレスで指
定とされる偶数番目のブロックに当るキャッリシュのア
クセス時にのみプリフェッチ機能を有効とするように構
成する。

［産業上の利用分野］ 本発明は、ＣＰＵと主記憶の間に複数のキャッシュを階
層的に装備した計算機システムのプリフェッチ制御方式
に間する。

ＣＰＵと主記憶との間に複数個のキャッシュメモリ（以
下単に「キャッシュ」という）を階層的に装備した計算
機システムにあっては、キャッシュ上にデータが無い場
合にアクセス要求のあったブロックに続く次のブロック
のデータをプリフェッチすることで次回以降のアクセス
要求に効率良く対応できるようにしている。

この場合、全てのアクセスに対しプリフェッチ機能を有
効としても、次回以降の全てのアクセスがキャツシュヒ
ツトとはならず、この点を改善したプリフェッチ機能に
より更にキャッシュ利用効率を高めることが望まれる。

［発明が解決しようとする問題点］ 従来のプリフェッチ機能を備えた計算機システムにあっ
ては、キャッシュ上にデータが無い場合、アクセス要求
のあったブロックに続く次のアドレスのブロックをプリ
フェッチするコマンドを全てのアクセスで実行している
。

例えば第６図に示すように、ＣＰＵから主記憶１２まで
の間にキャッシュ１４−１．１４＝２を設けれ、アドレ
ス指定されたデータＤＩ、Ｄ２がキャッシュ１４−１及
び］４−２上に無かったとする。

この場合のアクセスの動きとしては、まず■に示すよう
にキャッシュ１４−１をアクセスするとキャッシュ１４
−１上にデータが無いため、キャッシュ］４−２に■の
ように要求が出される。

キャッシュ：＋−４−２上にもデータが無いため■のよ
うに主記憶１２に要求が出される。このため■のように
キャッシュｉ　４−２に主記憶１２上のデータＤｉ、Ｄ
２が取り込まれ、キャッシュ１４−２はデータＤ１を■
のようにキャッシュ１４−１に引き渡す。このときプリ
フェッチ要求が来ているため■のようにキャッシュ１４
−２はデータＤ２もキャッシュ１４−１に引き渡す。

次にデータＤ２のアクセ要求■が出されたとすると、デ
ータＤ２はキャッシュ」−４，−］−のブブロック１個
に既に入っているため、キャツシュヒツトとなって直ち
にデータＤ２が得られ、メモリアクセスのペナルティが
少なくて済む。

［発明か解決しようとする問題点］ しかしながら、このような従来のプリフェッチ制御方式
にあっては、全てのアクスセについてプリフェッチ機能
を有効としていたため次の問題があった。

第６図において、いまアドレスで指定されたデータＤ１
〜Ｄ４の４つがキャッシュ１４−１及び］４−２上に無
かったとする。この場合、既に説明した第６図の■〜■
のように、２番目のデータＤ２については最初のデータ
Ｄ１をアクセスした際のプリフェッチによりキャッシュ
１４−１上のブロックＡ２に存在しているため、データ
Ｄ２のアクセス要求■に対して有効に対処できる。

続いてデータＤ３のアクセス要求■が来ると、キャッシ
ュ１４−１及び１４−２上にデータが無いため、■〜［
相］のように主記憶１２までデータＤ３を取りいかなれ
ればならない。勿論、データＤ３をアクセスした際には
１１〜１３に示すようにデータＤ４がプリフェッチされ
るため、次のデータＤ４のアクセス要求には有効に対処
できる。

この結果、キャッシュ１４−１のブロック１個置きに主
記憶１２までデータを取りにいかなければならず、プリ
フェッチを行なっていてもメモリアクセスのペナルティ
が大きくなる問題がある。

このような問題を解決するため、マイクロプログラムで
キャッシュのサイズを意識してアクセスコマンドを使い
分ければキャッシュを効率良くしよ使用できるが、アク
セスアドレスを常にチェックしてコマンドを使い分けな
ければならず、マイクロプログラムのステップ数を増加
させる恐れがあった。

本発明は、このような従来の問題点に鑑みてなされたも
ので、マイクロプログラムを変更することなくキャッシ
ュを効率良く使用できるプリフェッチ制御方式を提供す
ることを目的とする。

［課題を解決するための手段」 第１図は本発明の原理説明図である。

まず本発明は、ＣＰＵｌ０と主記憶１２との間にブロッ
クサイズの異なる２個以」二のキャッシュ１４−１．１
４−２を階層的に装備し、アクセスしたキャッシュ上に
データが無い場合にアクセス要求のあったアドレスブロ
ックに続く次のブロックをプリフェッチする機能を備え
た計算機システムを対象とする。

即ち、本発明はＣＰ　Ｕ　１．０と主記憶１−２との間
にｎ個のキャッシャを階層的に装備した計算機システム
を対象とする。

このような計算機システムについて本発明のプリフェッ
チ制御方式にあっては、先にアゲセスされるキャッシュ
１−４−１の１ブロックのサイズＡ１が次アクセスされ
るキャッシュ１４−２のサイズＢ１より小さく且つ次の
キャッシュＪ４−２の１ブロックＢ１中に偶数偏入るサ
イズである場合に、アドレスで指定される偶数番目のブ
ロック（Ａ２．Ａ４）のアクセス時にのみ前記プリフェ
ッチ機能を有効としたものである。

このプリフェッチ制御において、先にアクセスされるキ
ャッシュ１４−１のアクセス時にプリフェッチ機能を有
効とした際には、次のキャッシュ１、４−２についても
プリフェッチ機能を有効とする。

［作用］ このような構成を備えた本発明のプリフェッチ制御方式
によれば、キャッシュ上に無いデータを最初にアクセス
した際には、主記憶までいってデータを取り出すように
なるが、次のデータ以降については、主記憶まで取りに
行かなくともキャッシュ上に前回データのアクセス時に
プリフェッチされて存在するデータを取出すこととなり
、キャッシュメモリの利用効率を大幅に向上して高速化
を図ることができる。

またプリフェッチ機能を有効とするのは偶数番目のブロ
ックに当るキャッシュアクセス時であることから、この
キッシュアクセスを判別してプリフェッチを有効とする
バードウェアを装備することで、マイクロプログラムに
キャッシュのブロックサイズを意識させる変更を必要が
ないために通常のマイクロプログラムのまま使用でき、
プログラムステップか増加することもない。

［実施例］ 第２図は本発明のプリフェッチ制御方式が適用される計
算機システムのシステム構成図である。

第２図において、１０はＣＰＵであり、ＣＰＵ１−０と
主記憶１−２の間にキャッシュ１４−１．１４−２・・
・１４−ｎとなるｎ個のキャッシュを階層的に装備して
いる。ここで、キャッシュ１４−１〜ｉ　４．−　ｎは
データを格納するためのブロックサイズが異なっており
、ブロックサイズがＣＰＵ　］、　Ｏ側のキャッシュ１
４−１が最も小さく、主記憶１２側に向かうにつれてブ
ロックサイズが大きくなっている。

第３図は第２図に示した本発明が適用される計算機シス
テムにおいて、ＣＰＵと主記憶１２との間に２個のキャ
ッシュ１４−１．１４−２を設けた場合を例にとって本
発明の一実施例を示した実施例構成図である。

第３図において、主記憶１２との間には２個のキャッシ
ュ１ｆ−１，１４〜２が設けられ、キャッシュ１４−１
と１４−２のブロックサイズは異なっており、ＣＰＵ側
に近い先にアクセスされるキャッシュ１４−１のブロッ
クサイズか小さく、次のキャッシュ１４−２のブロック
サイズが大きい。そして、本発明のプリフェッチ制御方
式を適用するため、キャッシュ１４−２の１ブロック中
にキャッシュ１４−１−のブロックが偶数偏入るサイズ
であることを条件とする。

具体的には第４図に示すように、先にアクセスされるキ
ャッシュｉ　４−１の１ブロックのサイズを３２バイト
とすると、次にアクセスされるキャッシュ１４−２の１
ブロックは２倍の６４バイトとなる。勿論、キャッシュ
１４−２のブロックサイズはキャッシュ１４−１のブロ
ックサイズの偶数倍であれば適宜のバイト数とすること
ができる。

再び第３図を参照するに、キャッシュ１４−１に対して
はキャッシュ制御回路１６−１が設けられ、また、キャ
ッシュ１４−２に対してはキャッシュ制御回路１６−２
が設けられ、更に主記憶１２に対しては制御回路１８が
設けられる。

２０はメモリ制御回路であり、マイクロコマンド実行制
御回路２２で解読されたＣＰＵからのアクセスコマンド
、即ちマイクロプログラムの解読による実行制御情報を
受けてキャッシュ制御を行なう。このメモリ制御回路２
０内にはプリフェッチ判定回路２４が設けられ、マイク
ロコマンド実行制御回路２２からのアクセス要求に対し
キャッシュ１４−１上にデータがない場合にキャッシュ
１４−２にアクセス要求を出すと同時にプリフェッチ判
定回路２４でアドレスをチェックして次のデータブロッ
クのプリフェッチを行なうか否か判定するようにしてい
る。このプリフェッチ判定回路２４は第４図に示したよ
うに、先にアクセスされるキャッシュ１４−１−の１ブ
ロックのサイズが次にアクセスされるキャッシュ１４−
２のサイズより小さく、次のキャッシュ１−４−２の１
ブロック中に偶数個入るサイズの場合に、アドレスで指
定される偶数番目のブロックに当たるキャッシュ１４−
１のアクセス時のみアクセス要求のあったアドレスのブ
ロックと、このアドレスに続く次のブロックをプリフェ
ッチするプリフェッチ機能を有効とするものである。

次に、第３図の実施例による本発明のプリフェッチ制御
方式の動作を、第５図の動作説明図を参照して説明する
。

第５図において、ＣＰＵによりアドレス指定されたデー
タＤ１〜Ｄ４の４つのデータがキャッシュ］４−１及び
ｉ−４−２上に無かったものとする。

この場合のアクセスの動きとしては、まずキャラシュ１
４−１をアクセスするためのフェッチ要求■を行なうと
、キャッシュ１４−１」−にはデータＤ１が無いため、
キャッシュ１４−２にフェッチ要求■によるアクセスが
くる。

ここでメモリ制御回路２０に設けたプリフェッチ判定回
路２４はキャッシュ１４−１をアクセスしたアドレスを
チェックするが、この場合のアクセスアドレスは偶数番
目ではないためプリフェッチ要求は出さない。

キャッシュ１４−２はフェッチ要求■を受けてもデータ
が無いため、主記憶１２に対しフェッチ要求■によるア
クセスを行なう。フェッチ要求■を受けた主記憶１２は
、主記憶１２上のキャッシュ１４−２の１ブロックに相
当するデータＤ１゜Ｄ２を■に示すようにキャッシュ１
４−２のブロックＢ１に引き渡し、更にキャッシュ１４
−２よりデータＤＪ−を■に示すようにキャッシュ１４
−１に引き渡す。

次にキャッシュ１４−１−に対しデータＤ２をアクセス
するためのフェッチ要求■がくる。データＤ２もキャッ
シュ１４−１−上に無いためフェッチ要求■によりキャ
ッシュ１４−２をアクセスする。

このとき、キャッシュ１４−１をアクセスしたアドレス
をチェックするとアクセスアドレスが２番目であること
から偶数番目となり、アクセスアドレスに続（ブロック
のプリフェッチ要求が出される。

フェッチ要求■に対しデータＤ２はキャッシュ１４−２
のブロックＢ１に存在するため、キャッシュ」４−２の
キャツシュヒツトが得られてデータＤ２については主記
憶１２まで取りに行（ことなくメモリアクセスのペナル
ティが少ない状態で取り出せる。

このとき、アクセスアドレスに続くブロックにプリフェ
ッチ要求が出されているため、キャッシュｉ　４−２に
対しプリフェッチ要求■を行なうが、キャッシュ１４−
２上にはプリフェッチすべきデータ、即ちデータＤ３が
無いために主記憶１２に対しプリフェッチ［相］が出さ
れる。

プリフェッチ要求［相］を受けた主記憶１２はキヤッシ
ｊ１４−２の１ブロックに相当するデータＩ〕３．Ｄ４
をキャッシュ１４−２にＯのように引き渡し、更にキャ
ッシュ１４−２よりデータＤ３か０のようにキャッシュ
１４−１のブロックＡ３に対し引き渡される。

次にキャッシュ］　４−１に対しデータＤ３のフェッチ
要求０が行なわれると、データ１）　３は前回のデータ
Ｄ２のアクセスの際のプリフェッチによりブロックＡ３
に既に格納されているため、キャッシュＪ４−１のキャ
ツシュヒツトによりメモリのアクセスペナルティを生ず
ることなく、直ちに取り出すことができる。

更に最後のデータＤ４のアクセスがキャッシュ１４−１
に対し行なわれると、キャッシュ１−４−１にはデータ
１）　２は存在しないが、次のキャッシュＪ−４−２の
ブロックＢ２にデータＤ４が既にプリフェッチされて存
在することから、キャッシュ１４−２でキャツシュヒツ
トが得られ、この場合、主記憶］−２までデータＤ４を
取りに行く必要がないことから、その分だけメモリアク
セスのペナルティを低減することができる。勿論、デー
タＤ４のアクセスは偶数番目となることから、要求アド
レスに続くブロックのプリフェッチ要求が出され、デー
タＤ２のアクセス時と同様、主記憶１−２からキャッシ
ュ１４−２に対するプリフェッチ、及びキャッシュ１４
−２からキャッシュ１４−１に対するプリフェッチがそ
れぞれ行なわれる。

このように本発明にあっては、キャッシュ上にデータが
無くても、先のキャッシュをアクセスしたアドレスをチ
ェックし、偶数番目のアクセスについてのみプリフェッ
チ要求を有効とすることで、２番目以降のアクセスにつ
いては主記憶１２までの間に階層的に設けている複数の
キャッシュのいずれかでキャツシュヒツトとなってデー
タを取り出すことができ、主記憶までデータを取りに行
く処理は最初の処理のみで済むことから、キャッシュの
利用効率を大幅に向上して処理速度を高めることができ
る。

なお、上記の実施例にあってはＣＰＵと主記憶１２の間
にサイズの異なるキャッシュを２台設はた場合を例にと
るものであったが、キャッシュの台数は２以上の任意の
整数についてそのまま適用することができる。

［発明の効果］ 以上説明してきたように本発明によれば、アドレスで指
定される偶数番目のブロックに当るキャッシュのアクセ
ス時のみプリフェッチ機能を有効とすることで、階層的
に設けられたキャッシュ上にデータが無い場合に主記憶
までデータを取りに行く処理が最初の１回のみで済み、
それ以降のデータ取り出しについては全てキャッシュ上
で処理できるため、メモリアクセスのペナルティを最少
限に抑え、キャッシュ利用効率を高めて処理速度を向上
させることができる。

また、プリフェッチ機能を有効とするアドレス指定され
た偶数番目のブロック判別についてハードウェアを使用
することで、従来のマイクロプログラムの処理を変更す
ることなく、キャッシュの有効利用を図ることができ、
プログラムステップが増加することもない。

【図面の簡単な説明】

第１図は本発明の原理説明図； 第２図は本発明が適用される計算機システム構成図； 第３図は本発明の実施例構成図； 第４図は本発明のキャッシュブロックサイズ説明図； 第５図は本発明のプリフェッチ制御の動作説明図；第６
図は従来方式の説明図である。 図中、 １．０：ＣＰＵ １２　主記憶 １４−１．１４−２・・・１４−ｎ：キャッシュ１６−
１．１６−２：キャッシュ制御回路１８：制御回路 ２０：メモリ制御回路 ２２・マイクロコマンド実行制御回路 ２４ニブリフ工ツチ判定回路

Claims (2)

【特許請求の範囲】
1. （１）ＣＰＵ（１０）と主記憶（１２）との間にブロッ
   クサイズの異なる２個以上のキャッシュ（１４−１、１
   ４−２）を階層的に装備し、アクセスしたキャッシュ上
   にデータが無い場合にアクセス要求のあったアドレスブ
   ロックと該アドレスに続く次のブロックをプリフェッチ
   する機能を備えた計算機システムに於いて、 先にアクセスされるキャッシュ（１４−１）の１ブロッ
   クのサイズ（Ａ１）が次にアクセスされるキャッシュヤ
   （（１４−２）のサイズ（Ｂ１）より小さく且つ次のキ
   ャッシュ（１４−２）の１ブロック中に偶数個入るサイ
   ズである場合に、アドレスで指定される偶数番目のブロ
   ックに当るキャッシュ（１４−１）のアクセス時にのみ
   前記プリフェッチ機能を有効としたことを特徴とするプ
   リフェッチ制御方式。
2. （２）請求項１記載のプリフェッチ制御方式に於いて、 先にアクセスされるキャッシュ（１４−１）のアクセス
   時にプリフェッチ機能を有効とした際には、該キャッシ
   ュ（１４−１）上にデータがない場合にアクセスされる
   次のキャッシュメモリ（１４−２）についても前記プリ
   フェッチ機能を有効とすることを特徴とするプリフェッ
   チ方式。