JPH05298186A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH05298186A JPH05298186A JP4125504A JP12550492A JPH05298186A JP H05298186 A JPH05298186 A JP H05298186A JP 4125504 A JP4125504 A JP 4125504A JP 12550492 A JP12550492 A JP 12550492A JP H05298186 A JPH05298186 A JP H05298186A
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- JP
- Japan
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- address
- page
- conversion table
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- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 高いアドレス変換効率の達成。
【構成】 変換テーブル２のエントリにはマルチページ
（ＭＰ）ビットが存在する。このＭＰは、そのエントリ
が１ページを単位としたアドレス変換結果であるのか、
２ページを基本としたアドレス変換結果であるのかを示
す。変換テーブル２にアドレス変換結果を登録するに際
して、登録すべきアドレスの仮想ページアドレスと物理
ページアドレスが共に隣接している１ページを単位とし
たアドレス変換結果エントリが変換テーブル２に存在す
る場合、ＭＰが２ページを単位としたアドレス変換結果
を示す値に変更される。
（ＭＰ）ビットが存在する。このＭＰは、そのエントリ
が１ページを単位としたアドレス変換結果であるのか、
２ページを基本としたアドレス変換結果であるのかを示
す。変換テーブル２にアドレス変換結果を登録するに際
して、登録すべきアドレスの仮想ページアドレスと物理
ページアドレスが共に隣接している１ページを単位とし
たアドレス変換結果エントリが変換テーブル２に存在す
る場合、ＭＰが２ページを単位としたアドレス変換結果
を示す値に変更される。
Description
【０００１】
【産業上の利用分野】この発明は高速アドレス変換機構
を備える情報処理装置に関するものである。
を備える情報処理装置に関するものである。
【０００２】
【従来の技術】従来、この種の情報処理装置において
は、アドレス変換を高速に行うために高速アドレス変換
機構を備えている。高速アドレス変換機構については、
キャッシュ（「Ｃａｃｈｅ Ｍｅｍｏｒｉｅｓ」Ａ．
Ｊ．ＳＭＩＴＨ ＡＣＭ Ｃｏｍｐｕｔｉｎｇ Ｓｕｒ
ｖｅｙｓ Ｖｏｌ１４、Ｎｏ．３ Ｓｅｐ．１９８２）
にＴＬＢとして詳しく記載されているので、ここではそ
の詳細な説明は省略する。高速アドレス変換機構として
は、セットアソシアティブ方式の大容量アドレス変換機
構や、フルアソシアティブ方式の小容量高速アドレス変
換機構がある。これらの変換機構は限定されたハードウ
ェア資源を使用して高いアドレス変換効率を達成するこ
とを目的としている。。
は、アドレス変換を高速に行うために高速アドレス変換
機構を備えている。高速アドレス変換機構については、
キャッシュ（「Ｃａｃｈｅ Ｍｅｍｏｒｉｅｓ」Ａ．
Ｊ．ＳＭＩＴＨ ＡＣＭ Ｃｏｍｐｕｔｉｎｇ Ｓｕｒ
ｖｅｙｓ Ｖｏｌ１４、Ｎｏ．３ Ｓｅｐ．１９８２）
にＴＬＢとして詳しく記載されているので、ここではそ
の詳細な説明は省略する。高速アドレス変換機構として
は、セットアソシアティブ方式の大容量アドレス変換機
構や、フルアソシアティブ方式の小容量高速アドレス変
換機構がある。これらの変換機構は限定されたハードウ
ェア資源を使用して高いアドレス変換効率を達成するこ
とを目的としている。。
【０００３】
【発明が解決しようとする課題】しかしながら、画像デ
ータのような巨大なデータを扱う場合、小容量の高速ア
ドレス変換機構では、扱うデータ量に対してアドレス変
換テーブルの絶対的なエントリ数が不足してしまい、ア
ドレス変換効率を低下させる原因となる。このことを避
けるために、専用に大きなサイズのページを用意するも
のもあるが、オペレーティングシステムが一様にページ
を管理することができなくなるため、特定の目的にしか
大きなサイズのページを利用できないという欠点があ
る。
ータのような巨大なデータを扱う場合、小容量の高速ア
ドレス変換機構では、扱うデータ量に対してアドレス変
換テーブルの絶対的なエントリ数が不足してしまい、ア
ドレス変換効率を低下させる原因となる。このことを避
けるために、専用に大きなサイズのページを用意するも
のもあるが、オペレーティングシステムが一様にページ
を管理することができなくなるため、特定の目的にしか
大きなサイズのページを利用できないという欠点があ
る。
【０００４】
【課題を解決するための手段】本発明はこのような課題
を解決するためになされたもので、高速アドレス変換機
構を備える情報処理装置において、現在実行しているプ
ロセスのプロセス番号を保持するレジスタと、プロセス
番号を含む複数個のエントリから構成される高速アドレ
ス変換機構と、この高速アドレス変換機構に含まれる変
換テーブルのエントリが１ページを単位としたアドレス
変換結果であるのか２ページを単位としたアドレス変換
結果であるのかを示すフラグ手段と、このフラグ手段の
出力に対応して変換テーブルの索引を行う変換テーブル
索引手段と、変換テーブルにアドレス変換結果を登録す
るに際して、登録すべきアドレスの仮想ページアドレス
と物理ページアドレスが共に隣接している１ページを単
位としたアドレス変換結果エントリが変換テーブルに存
在することを検出する隣接ページ検出手段と、このエン
トリに登録されているプロセス番号がレジスタの保持す
るプロセス番号と一致することを検出する同一プロセス
番号検出手段と、隣接ページ検出手段および同一プロセ
ス番号検出手段の出力に応答して検出された隣接ページ
エントリに含まれるフラグ手段を２ページを単位とした
アドレス変換結果に変更するフラグ変更手段とを備えた
ものである。
を解決するためになされたもので、高速アドレス変換機
構を備える情報処理装置において、現在実行しているプ
ロセスのプロセス番号を保持するレジスタと、プロセス
番号を含む複数個のエントリから構成される高速アドレ
ス変換機構と、この高速アドレス変換機構に含まれる変
換テーブルのエントリが１ページを単位としたアドレス
変換結果であるのか２ページを単位としたアドレス変換
結果であるのかを示すフラグ手段と、このフラグ手段の
出力に対応して変換テーブルの索引を行う変換テーブル
索引手段と、変換テーブルにアドレス変換結果を登録す
るに際して、登録すべきアドレスの仮想ページアドレス
と物理ページアドレスが共に隣接している１ページを単
位としたアドレス変換結果エントリが変換テーブルに存
在することを検出する隣接ページ検出手段と、このエン
トリに登録されているプロセス番号がレジスタの保持す
るプロセス番号と一致することを検出する同一プロセス
番号検出手段と、隣接ページ検出手段および同一プロセ
ス番号検出手段の出力に応答して検出された隣接ページ
エントリに含まれるフラグ手段を２ページを単位とした
アドレス変換結果に変更するフラグ変更手段とを備えた
ものである。
【０００５】
【作用】したがってこの発明によれば、変換テーブルに
アドレス変換結果を登録するに際して、登録すべきアド
レスの仮想ページアドレスと物理ページアドレスが共に
隣接している１ページを単位としたアドレス変換結果エ
ントリが変換テーブルに存在する場合、フラグ手段が２
ページを単位としたアドレス変換結果を示す値に変更さ
れる。
アドレス変換結果を登録するに際して、登録すべきアド
レスの仮想ページアドレスと物理ページアドレスが共に
隣接している１ページを単位としたアドレス変換結果エ
ントリが変換テーブルに存在する場合、フラグ手段が２
ページを単位としたアドレス変換結果を示す値に変更さ
れる。
【０００６】
【実施例】以下、本発明に係る情報処理装置を詳細に説
明する。
明する。
【０００７】図１はこの情報処理装置の一実施例を示す
図である。本実施例はフルアソシアティブ方式の高速ア
ドレス変換機構の例を示している。高速アドレス変換機
構は複数個のエントリから構成されている。図では、簡
単のために、ある一つのエントリについて示している。
図である。本実施例はフルアソシアティブ方式の高速ア
ドレス変換機構の例を示している。高速アドレス変換機
構は複数個のエントリから構成されている。図では、簡
単のために、ある一つのエントリについて示している。
【０００８】同図において、１は変換すべき仮想アドレ
スを保持する仮想アドレスレジスタ、２は高速アドレス
変換機構に含まれる高速アドレス変換用の変換テーブル
である。
スを保持する仮想アドレスレジスタ、２は高速アドレス
変換機構に含まれる高速アドレス変換用の変換テーブル
である。
【０００９】変換テーブル２のエントリは５つのフィー
ルドで構成されている。すなわち、そのエントリが有効
であることを示すＶビット、そのエントリが登録された
ときに動作していたプロセスのプロセス番号、そのエン
トリが１ページを単位としたアドレス変換結果であるの
か２ページを基本としたアドレス変換結果であるのかを
示すマルチページ（ＭＰ）ビット、仮想ページアドレス
部、それに対応する物理ページアドレス部で構成されて
いる。
ルドで構成されている。すなわち、そのエントリが有効
であることを示すＶビット、そのエントリが登録された
ときに動作していたプロセスのプロセス番号、そのエン
トリが１ページを単位としたアドレス変換結果であるの
か２ページを基本としたアドレス変換結果であるのかを
示すマルチページ（ＭＰ）ビット、仮想ページアドレス
部、それに対応する物理ページアドレス部で構成されて
いる。
【００１０】なお、３，６，７，１２，１３，１５は比
較器、４はセレクタ、５，１１はＡＮＤゲート、８，９
は結合器、１０はセレクタ、１４は現在実行しているプ
ロセスのプロセス番号を保持するレジスタである。
較器、４はセレクタ、５，１１はＡＮＤゲート、８，９
は結合器、１０はセレクタ、１４は現在実行しているプ
ロセスのプロセス番号を保持するレジスタである。
【００１１】先ず、変換テーブル２の索引について説明
する。比較器３は、仮想アドレスレジスタ１に格納され
ている仮想アドレスのページアドレス部と変換テーブル
２のエントリの仮想ページアドレス部とが一致している
かどうかを比較する。比較器６は、仮想アドレスレジス
タ１に格納されている仮想アドレスのページアドレス部
の最下位１ビットを除いた部分と、変換テーブル２のエ
ントリの仮想ページアドレス部の最下位１ビットを除い
た部分とが一致しているかどうかを比較する。すなわ
ち、比較器６は、２ページを単位として仮想アドレスが
一致しているかどうかを判定している。
する。比較器３は、仮想アドレスレジスタ１に格納され
ている仮想アドレスのページアドレス部と変換テーブル
２のエントリの仮想ページアドレス部とが一致している
かどうかを比較する。比較器６は、仮想アドレスレジス
タ１に格納されている仮想アドレスのページアドレス部
の最下位１ビットを除いた部分と、変換テーブル２のエ
ントリの仮想ページアドレス部の最下位１ビットを除い
た部分とが一致しているかどうかを比較する。すなわ
ち、比較器６は、２ページを単位として仮想アドレスが
一致しているかどうかを判定している。
【００１２】セレクタ４は、比較器３の出力と比較器６
の出力の何れか一方を、変換テーブル２のエントリのＭ
Ｐビットの値に応じて選択する。ＭＰビットが「０」の
ときには、変換テーブル２に登録さているのは１ページ
を単位としたページアドレスなので、比較器３の出力を
選択する。ＭＰビットが「１」のときは、変換テーブル
２に登録されているのは２ページを単位としたページア
ドレスなので、比較器６の出力を選択する。
の出力の何れか一方を、変換テーブル２のエントリのＭ
Ｐビットの値に応じて選択する。ＭＰビットが「０」の
ときには、変換テーブル２に登録さているのは１ページ
を単位としたページアドレスなので、比較器３の出力を
選択する。ＭＰビットが「１」のときは、変換テーブル
２に登録されているのは２ページを単位としたページア
ドレスなので、比較器６の出力を選択する。
【００１３】ＡＮＤゲート５はセレクタ４の出力と変換
テーブル２のエントリのＶビットの論理積をとり、有効
な変換テーブル２のエントリに対するヒット信号を信号
線Ｌ１を通じて通知する。
テーブル２のエントリのＶビットの論理積をとり、有効
な変換テーブル２のエントリに対するヒット信号を信号
線Ｌ１を通じて通知する。
【００１４】他方、結合器８は仮想アドレスレジスタ１
に格納されている仮想アドレスのページ内アドレスと変
換テーブル２のエントリの物理ページアドレス部とを結
合して物理アドレスを生成する。また、結合器９は仮想
アドレスレジスタ１に格納されている仮想アドレスのペ
ージアドレス部の最下位ビットとページ内アドレスとを
合わせた部分と変換テーブル２のエントリの物理ページ
アドレス部の最下位ビットを除いた部分とを結合し、２
ページを単位とした物理アドレスを生成する。
に格納されている仮想アドレスのページ内アドレスと変
換テーブル２のエントリの物理ページアドレス部とを結
合して物理アドレスを生成する。また、結合器９は仮想
アドレスレジスタ１に格納されている仮想アドレスのペ
ージアドレス部の最下位ビットとページ内アドレスとを
合わせた部分と変換テーブル２のエントリの物理ページ
アドレス部の最下位ビットを除いた部分とを結合し、２
ページを単位とした物理アドレスを生成する。
【００１５】セレクタ１０は結合器８の出力と結合器９
の出力の何れか一方を変換テーブル２のエントリのＭＰ
ビットの値に応じて選択し、信号線Ｌ１の出力に対応し
た物理アドレスとして出力する。
の出力の何れか一方を変換テーブル２のエントリのＭＰ
ビットの値に応じて選択し、信号線Ｌ１の出力に対応し
た物理アドレスとして出力する。
【００１６】次に、変換テーブル２への登録について説
明する。変換テーブル２を索引した結果、ＡＮＤゲート
５より信号線Ｌ１を通じてヒットが報告されないとき、
仮想アドレスレジスタ１に保持されている仮想アドレス
に対応した物理アドレスは変換テーブル２に格納されて
いないことになる。
明する。変換テーブル２を索引した結果、ＡＮＤゲート
５より信号線Ｌ１を通じてヒットが報告されないとき、
仮想アドレスレジスタ１に保持されている仮想アドレス
に対応した物理アドレスは変換テーブル２に格納されて
いないことになる。
【００１７】このとき、仮想アドレスレジスタ１に格納
されている仮想アドレスを基にして、アドレス変換用ペ
ージ表を索引することで対応する物理ページアドレスが
得られ、その結果が変換テーブル２に登録される。
されている仮想アドレスを基にして、アドレス変換用ペ
ージ表を索引することで対応する物理ページアドレスが
得られ、その結果が変換テーブル２に登録される。
【００１８】変換テーブル２への登録に際して、それま
でに隣接するページアドレスが変換テーブル２にすでに
登録されていないか検索を行う。すなわち、変換テーブ
ル２にアドレス変換結果を登録するに際して、登録すべ
きアドレスの仮想ページアドレスと物理ページアドレス
が共に隣接している１ページを単位としたアドレス変換
結果エントリが変換テーブル２に存在するか否かを確認
する。比較器６の出力は、仮想アドレスの２ページ単位
のページアドレスが変換テーブル２に格納された仮想ペ
ージアドレス部の２ページ単位のページアドレスと一致
することを示す。また、比較器７の出力は、ページ表を
索引することで得られた物理アドレスの２ページ単位の
ページアドレスが変換テーブル２に格納された物理ペー
ジアドレス部の２ページ単位のページアドレスと一致す
ることを示す。比較器１２の出力は、変換テーブル２に
登録されている仮想ページアドレスと物理ページアドレ
スが共に奇数ページまたは偶数ページにあることを示
す。比較器１３の出力は、変換テーブル２に登録すべき
仮想ページアドレスと物理ページアドレスが共に奇数ペ
ージまたは偶数ページにあることを示す。また、比較器
５の出力は、変換テーブル２に格納されたプロセス番号
が、プロセス番号レジスタ１４に格納されている現在動
作中のプロセスのプロセス番号と一致することを示す。
でに隣接するページアドレスが変換テーブル２にすでに
登録されていないか検索を行う。すなわち、変換テーブ
ル２にアドレス変換結果を登録するに際して、登録すべ
きアドレスの仮想ページアドレスと物理ページアドレス
が共に隣接している１ページを単位としたアドレス変換
結果エントリが変換テーブル２に存在するか否かを確認
する。比較器６の出力は、仮想アドレスの２ページ単位
のページアドレスが変換テーブル２に格納された仮想ペ
ージアドレス部の２ページ単位のページアドレスと一致
することを示す。また、比較器７の出力は、ページ表を
索引することで得られた物理アドレスの２ページ単位の
ページアドレスが変換テーブル２に格納された物理ペー
ジアドレス部の２ページ単位のページアドレスと一致す
ることを示す。比較器１２の出力は、変換テーブル２に
登録されている仮想ページアドレスと物理ページアドレ
スが共に奇数ページまたは偶数ページにあることを示
す。比較器１３の出力は、変換テーブル２に登録すべき
仮想ページアドレスと物理ページアドレスが共に奇数ペ
ージまたは偶数ページにあることを示す。また、比較器
５の出力は、変換テーブル２に格納されたプロセス番号
が、プロセス番号レジスタ１４に格納されている現在動
作中のプロセスのプロセス番号と一致することを示す。
【００１９】ＡＮＤゲート１１は、比較器６，７，１
２，１３，１５の出力と変換テーブル２のＶビットの論
理積をとり、有効なエントリに対する一致信号（ＮＥＩ
ＧＨＢＯＲ信号）を信号線Ｌ２を通じて通知する。この
信号が通知されたとき、変換テーブル２への登録は新た
なエントリに対して行うのではなく、ＮＥＩＧＨＢＯＲ
信号が出力された変換テーブル２のエントリに対して行
われる。すなわち、該当するエントリのＭＰビットに
「１」をセットし、２ページを単位とした登録にする。
２，１３，１５の出力と変換テーブル２のＶビットの論
理積をとり、有効なエントリに対する一致信号（ＮＥＩ
ＧＨＢＯＲ信号）を信号線Ｌ２を通じて通知する。この
信号が通知されたとき、変換テーブル２への登録は新た
なエントリに対して行うのではなく、ＮＥＩＧＨＢＯＲ
信号が出力された変換テーブル２のエントリに対して行
われる。すなわち、該当するエントリのＭＰビットに
「１」をセットし、２ページを単位とした登録にする。
【００２０】なお、本実施例では簡単のため比較器、セ
レクタ、ＡＮＤゲート等は一つのエントリについて示し
ているが、実際には各エントリ毎に存在する。また、本
実施例ではフルアソシアティブ構成の高速アドレス変換
機構について説明したが、セットアソシアティブ構成・
ダイレクトマッピングでも同様なことが実現できる。
レクタ、ＡＮＤゲート等は一つのエントリについて示し
ているが、実際には各エントリ毎に存在する。また、本
実施例ではフルアソシアティブ構成の高速アドレス変換
機構について説明したが、セットアソシアティブ構成・
ダイレクトマッピングでも同様なことが実現できる。
【００２１】
【発明の効果】以上説明したことから明らかなように本
発明によれば、変換テーブルにアドレス変換結果を登録
するに際して、登録すべきアドレスの仮想ページアドレ
スと物理ページアドレスが共に隣接している１ページを
単位としたアドレス変換結果エントリが変換テーブルに
存在する場合、フラグ手段が２ページを単位としたアド
レス変換結果を示す値に変更されるものとなり、隣接す
るページに対する変換テーブルのエントリを１エントリ
に縮退し、使用エントリ数を減らすことで効率よく変換
テーブルを使用できるという効果を奏する。また、同じ
プロセスのみにページの縮退を制限するため、変換テー
ブルの無効化処理が容易になるという利点がある。
発明によれば、変換テーブルにアドレス変換結果を登録
するに際して、登録すべきアドレスの仮想ページアドレ
スと物理ページアドレスが共に隣接している１ページを
単位としたアドレス変換結果エントリが変換テーブルに
存在する場合、フラグ手段が２ページを単位としたアド
レス変換結果を示す値に変更されるものとなり、隣接す
るページに対する変換テーブルのエントリを１エントリ
に縮退し、使用エントリ数を減らすことで効率よく変換
テーブルを使用できるという効果を奏する。また、同じ
プロセスのみにページの縮退を制限するため、変換テー
ブルの無効化処理が容易になるという利点がある。
【図１】本発明に係る情報処理装置の一実施例を示す
図。
図。
１ 仮想アドレスレジスタ ２ 変換テーブル ３ 比較器 ４ セレクタ ５ ＡＮＤゲート ６ 比較器 ７ 比較器 ８ 結合器 ９ 結合器 １０ セレクタ １１ ＡＮＤゲート １２ 比較器 １３ 比較器 １４ プロセス番号レジスタ １５ 比較器
Claims (1)
- 【請求項１】 高速アドレス変換機構を備える情報処理
装置において、 現在実行しているプロセスのプロセス番号を保持するレ
ジスタと、 プロセス番号を含む複数個のエントリから構成される高
速アドレス変換機構と、 この高速アドレス変換機構に含まれる変換テーブルのエ
ントリが１ページを単位としたアドレス変換結果である
のか２ページを単位としたアドレス変換結果であるのか
を示すフラグ手段と、 このフラグ手段の出力に対応して前記変換テーブルの索
引を行う変換テーブル索引手段と、 前記変換テーブルにアドレス変換結果を登録するに際し
て、登録すべきアドレスの仮想ページアドレスと物理ペ
ージアドレスが共に隣接している１ページを単位とした
アドレス変換結果エントリが変換テーブルに存在するこ
とを検出する隣接ページ検出手段と、 このエントリに登録されているプロセス番号が前記レジ
スタの保持するプロセス番号と一致することを検出する
同一プロセス番号検出手段と、 前記隣接ページ検出手段および前記同一プロセス番号検
出手段の出力に応答して検出された隣接ページエントリ
に含まれる前記フラグ手段を２ページを単位としたアド
レス変換結果に変更するフラグ変更手段とを備えたこと
を特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4125504A JPH05298186A (ja) | 1992-04-20 | 1992-04-20 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4125504A JPH05298186A (ja) | 1992-04-20 | 1992-04-20 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05298186A true JPH05298186A (ja) | 1993-11-12 |
Family
ID=14911761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4125504A Pending JPH05298186A (ja) | 1992-04-20 | 1992-04-20 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05298186A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010518519A (ja) * | 2007-02-07 | 2010-05-27 | クゥアルコム・インコーポレイテッド | アドレス変換方法及び装置 |
-
1992
- 1992-04-20 JP JP4125504A patent/JPH05298186A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010518519A (ja) * | 2007-02-07 | 2010-05-27 | クゥアルコム・インコーポレイテッド | アドレス変換方法及び装置 |
| JP2013065325A (ja) * | 2007-02-07 | 2013-04-11 | Qualcomm Inc | アドレス変換方法及び装置 |
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