JPH06222996A - 高速仮想−物理アドレス変換及びキャッシュタグ照合方法及びシステム - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 キャッシュメモリシステムにおけるタイミン
グパスを減少できる、高速仮想−物理アドレス変換及び
キャッシュタグ照合方法及びシステムを提供する。 【構成】 第１の所定数Ｎ個の物理アドレス候補信号１
３２、１３４、及びＮ個のアドレス候補ヒット信号１５
０、１５２を生成する、セットアソシエイティブメモリ
管理ユニット１１２と、第２の所定数Ｍ個のアドレスタ
グ１６８１７０を生成する、Ｍ線セットアソシエイティ
ブキャッシュ１１４と、Ｎ個の物理アドレス候補をＭ個
のアドレスタグと比較して、ＮｘＭの配列のヒット信号
を発生する、ＮｘＭの配列の比較回路Ｍ００、Ｍ０１、
Ｍ１０、Ｍ１１と、対応するアドレス候補ヒット信号
と、前記物理アドレス候補の前記アドレスタグとの一致
とを示す、ヒット信号の内のＭ個を出力する回路１５
４、１５６、１５８、１６０、１７２、１７４とから成
ある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的に電子回路に関
し、特に、広範囲にマイクロプロセッサを応用するの、
高速仮想アドレス−物理アドレス変換及びキャッシュタ
グ照合方法及びシステムに関するものである。

【０００２】

【従来技術】マイクロプロセッサの種々の用途におい
て、その速度を最終的に決定するのは、当該マイクロプ
ロセッサのクロックサイクルである。マイクロプロセッ
サの設計においては、いくつかのタイミングパス（ｔｉ
ｍｉｎｇ ｐａｔｈ）がクロックサイクルを最終的に決
定する。結果的に、クロックサイクルをできるだけ高速
にし、それによってマイクロプロセッサの性能を向上さ
せるためには、全てのマイクロプロセッサのタイミング
パスを最適化することが重要となる。

【０００３】マイクロプロセッサにとってクリティカル
タイミングパスの１つは、メモリアクセスタイミングパ
スである。このマイクロプロセッサのメモリアクセスタ
イミングパスは、マイクロプロセッサがメモリからデー
タ及び命令を検索するのに要する時間のことである。マ
イクロプロセッサは、これらのデータ及び命令を以後の
処理に用いる。多数の応用分野において、マイクロプロ
セッサチップは、そのチップ上にキャッシュメモリを備
えている。キャッシュメモリは、プロセッサが最も最近
使ったデータ及び命令を、プロセッサがその情報を再び
用いることを予想して、記憶しておくものである。この
ように最も最近用いられたデータ及び命令をキャッシュ
メモリ内に保持することで、マイクロプロセッサは、こ
れらのデータ及び命令を主メモリから検索することな
く、素速くアクセスすることができるようになる。多く
の用途にとって、キャッシュメモリアクセスタイミング
パスは、全メモリアクセスタイミングパスの大部分を占
めている。したがって、このキャッシュメモリタイミン
グパスは、マイクロプロセッサの処理に対するクリティ
カルタイミングパスに、大きな影響を与えることが多
い。

【０００４】コンピュータシステムが仮想メモリを用い
るのは、使用可能な物理メモリ（ＲＡＭ）に入り切らな
い程多くのデータがあるという問題を、コンピュータシ
ステムが解決できるようにするためである。仮想及び物
理メモリアドレス空間は、ページとよばれるブロックに
分割されている。仮想ページはディスク上に記憶されて
おり、ＲＡＭ内に記憶されている物理ページに割り当て
られ、コンピュータのＣＰＵがアクセスできるようにし
てある。コンピュータシステムは、メモリ管理ユニット
（ＭＭＵ）と呼ばれるモデュールを用いて、仮想アドレ
スから物理アドレスへの割り当てを行なっている。この
動作をアドレス変換と呼ぶ。

【０００５】データ及び命令キャッシュには、所望のデ
ータまたは命令をキャッシュが首尾よく戻すために入来
するアドレスと照合しなくてはならない、アドレスタグ
を記憶してある。これらのアドレスタグは、コンピュー
タシステムの設計によって、仮想アドレスまたは物理ア
ドレスのいずれかから成るものである。ＣＰＵは、仮想
アドレスを用いて処理を行なう。キャッシュが物理アド
レスタグを記憶する場合、キャッシュに入来するアドレ
スは物理アドレスでなければならず、したがって、ＭＭ
Ｕが元の仮想アドレスから物理アドレスに変換する時
に、時間遅れが生じるという問題がある。

【０００６】このアドレス変換遅れを回避するために
は、キャッシュに物理アドレスタグよりむしろ仮想アド
レスタグを記憶するほうが望ましい。したがって、仮想
アドレスを用いるキャッシュは、物理アドレスを用いる
キャッシュより、全時間遅れを少なくすることができ
る。しかしながら、ソフトウエアやオペレーティングシ
ステムを考慮する際、遅れが増加しても物理アドレス型
キャッシュの使用を強行する場合が多い。特にユニック
ス（ＵＮＩＸ）のオペレーティングシステムでは、常に
物理アドレス型キャッシュを用いるのが好ましいとされ
ている。

【０００７】物理アドレス型命令及びデータキャッシュ
では、キャッシュ内に記憶されているアドレスタグとキ
ャッシュに送られてきた物理アドレスとの間で、アドレ
スの比較を行なう。物理アドレスを発生する際の時間遅
れが、キャッシュ内からアドレスタグを取り出す際の時
間遅れより大きいと、キャッシュには、アドレス変換に
起因して更に待ち時間が加わるという問題が生じる。ア
ドレス変換とキャッシュ照合を組み合わせたプロセスを
促進する方法及びシステムがあれば、キャッシュメモリ
システムにおけるタイミングパスを減少させることがで
きよう。

【０００８】このように、アドレス変換とキャッシュ照
合を組み合わせたプロセスに要する時間を短縮させる方
法及びシステムが、必要とされている。

【０００９】

【発明が解決しようとする課題】したがって、本発明の
目的は、従来の仮想−物理アドレス変換及びキャッシュ
タグ照合回路に関連する不利益や制約を克服即ち減少す
る、高速仮想−物理アドレス変換及びキャッシュタグ照
合方法及びシステムを提供することである。

【００１０】

【課題を解決するための手段】本発明の一観点によれ
ば、第１の所定数Ｎの物理アドレス候補を生成する、セ
ットアソシエイティブ（ｓｅｔ−ａｓｓｏｃｉａｔｉｖ
ｅ）メモリ管理ユニットを備えた、高速仮想−物理変換
及びキャッシュタグ照合回路が提供される。この回路
は、第２の所定数Ｍのアドレスタグを生成するための、
セットアソシエイティブキャッシュも備えている。メモ
リ管理ユニット及びキャッシュに関連するのは、物理ア
ドレス候補をアドレスタグと比較して、ヒット信号のＮ
ｘＭの配列を発生する、ＮｘＭ配列の比較回路である。
メモリ管理ユニットは、Ｎ個のアドレスヒット信号も発
生する。本発明は、更に、ＮｘＭ配列及びＮ個のアドレ
スヒット信号に応答して、Ｍ個の前記ヒット信号を出力
する回路も備えている。

【００１１】

【作用】本発明の技術的利点は、公知の仮想−物理アド
レス変換及びキャッシュタグ照合回路において存在する
アドレス照合遅れを回避することである。

【００１２】本発明の別の技術的利点は、二線アソシエ
イティブメモリ管理ユニットを用い、公知のメモリ管理
ユニットにて生じる遅れの多くを除去することである。

【００１３】本発明の更に別の技術的利点は、仮想−物
理変換及びキャッシュタグ照合に対するクリティカルタ
イミングパスを、主に１つのランダムアクセスメモリと
１つの比較回路にまで、減少させることである。その結
果、変換及び照合機能の両方において、大幅に高速化し
た回路を得ることができる。

【００１４】

【実施例】本発明の実施例は、図面を参照することによ
って、最良に理解されよう。図面において、同様の番号
は、同様の及び対応する部分を示すものとする。

【００１５】図１は、従来技術の典型的なメモリ管理ユ
ニット（ＭＭＵ）及びキャッシュ回路を示すものであ
る。図１のＭＭＵ及びキャッシュ回路１０は、ＭＭＵ１
２内に、仮想−物理アドレス変換を行なう変換ルックア
サイドバッファ（ＴＬＢ）２０を備えている。ＴＬＢ２
０は、ページテーブルエントリ（ＰＴＥ）を発生するた
めに連想記憶可能な（ｃｏｎｔｅｎｔ−ａｄｄｒｅｓｓ
ａｂｌｅ）メモリ（ＣＡＭ）を用いて実施した、完全な
アソシエイティブメモリである。物理アドレス発生器３
４は、ＰＴＥから物理ページ数を生成し、物理アドレス
の高位ビット（例えば、ビット３１から１２まで）をキ
ャッシュ１４に送る。キャッシュ１４は、物理アドレス
を用いて、マイクロコンピュータが必要とするデータま
たは命令をそれが含んでいるか判断する。

【００１６】更に詳細に図１を参照すると、ＭＭＵ／キ
ャッシュ回路１０は、ＭＭＵ１２とキャッシュ１４とを
備えている。ＭＭＵ１２は、例えば線３１−０上の３２
ビットの信号を含む、マイクロプロセッサ（図示せず）
からの仮想アドレスを受け取ることができる。仮想アド
レスの３２ビットの内、下位の１２ビット（１１−０ビ
ット）は、直接ＭＭＵ１２のワイヤ１６上を通過して、
キャッシュ１４のキャッシュタグＲＡＭ１８及びキャッ
シュデータＲＡＭ４８に達する。仮想アドレスの上位２
０ビット（即ちビット３１−１２）は、線２２によって
破線で表わしたボックス内に示した変換ルックアサイド
バッファ（ＴＬＢ）２０に達する。線２２はＴＬＢ２０
に結合し、ＴＬＢ２０に仮想ページ番号、例えば、３２
ビットアドレスの上位２０ビットを供給する。加えて、
プロセスＩＤ回路２６が、仮想ページ番号に、ＣＡＭ２
０に対するプロセス識別を付加する。ＴＬＢ２０は、線
２８上にページテーブルエントリを、並びに線３０上に
ＴＬＢヒット信号を出力する。ＴＬＢヒット信号は制御
ロジック３２に達する。線２８上のページテーブルエン
トリは、物理アドレス発生器３４に達する。

【００１７】物理アドレス発生器３４は、比較回路３８
及び４０への線３６上に物理ページ番号を出力する。例
えば、スケーラブル（ｓｃａｌｅａｂｌｅ）プロセッサ
アーキテクチャ（ＳＰＡＲＣ）では、物理アドレス発生
器は、単に、特定のサイズの境界にしたがってＴＬＢ出
力または仮想アドレスのいずれかを選択するマルチプレ
クサである。例えば、境界は、４キロバイトのページに
対してビット１２にある。ＳＰＡＲＣチップは、２５６
キロバイト、１６メガバイト及び４ギガバイトのページ
サイズも支援するものである。

【００１８】比較回路３８及び４０は、夫々キャッシュ
タグＲＡＭ１８のＢＡＮＫ０ ４２及びＢＡＮＫ１ ４
４からのキャッシュタグアドレスを受け取る。キャッシ
ュデータＲＡＭ４８は、ＢＡＮＫ０ ５０とＢＡＮＫ１
５２とから成る。ＢＡＮＫ０ ５０からの出力は、Ａ
ＮＤゲート５４に達し、一方ＢＡＮＫ１ ５２からの出
力は、ＡＮＤゲート５６に達する。ＡＮＤゲート５４
は、線５８を介して比較器３８からのＢＡＮＫ０ヒット
信号を受け取り、一方ＡＮＤゲート５６は、線６０を介
して比較器４０からのＢＡＮＫ１ヒット信号を受け取
る。比較器３８及び４０からのＢＡＮＫ０ヒット及びＢ
ＡＮＫ１ヒット信号は、夫々キャッシュヒットＯＲゲー
ト６２にも行く。同様に、ＡＮＤゲート５４及びＡＮＤ
ゲート５６からの出力は、ＯＲゲート６４からのキャッ
シュデータとして、出力される。

【００１９】ＴＬＢ２０は、例えば、３２ビットの仮想
アドレスシステムのビット１２から３１までの仮想アド
レスを含む仮想ページ番号を受け取る。４キロバイトの
ページを用いるプロセッサアーキテクチャでは、アドレ
スの下位１２ビットは、仮想アドレスから物理アドレス
に変換しても、変化しない。これらのビットは、単にペ
ージ内にオフセットされる。高位ビット（例えば、３２
ビットアドレスの上位２０ビット）は、仮想アドレスで
は仮想ページ番号であり、物理アドレスに対しては物理
ページ番号である。言い換えれば、下位１２ビットは、
直接キャッシュ１４に送られるのに対し、上位２０ビッ
トはＣＡＭ２０において変換を受けなくてはならない。

【００２０】ＴＬＢ２０からのＰＴＥは、割り当てをど
のように行なうかをマイクロプロセッサに指示する、主
メモリのページテーブル内に記憶されているＰＴＥのコ
ピーである。ＰＴＥは、物理ページ番号と共に、メモリ
アクセス許可ビット及び異なるサイズのページを用いる
プロセッサのためにページサイズを含んでいる。例え
ば、ＳＰＡＲＣプロセッサは、４キロバイトのページだ
けでなく、２５６キロバイト、１６メガバイト及び４ギ
ガバイトのページも用いるものである。このページサイ
ズ情報を、物理アドレス発生器３４に送り、物理ページ
番号とページオフセットとの間で境界の選択を制御す
る。

【００２１】キャッシュ１４は、典型的に二線セットア
ソシエイティブキャッシュとして実施される。これは、
仮想アドレスが線１６を通ってキャッシュ１４に達し、
そのインデックス即ちＲＡＭアドレスを与えることを意
味する。ＢＡＮＫ０ ４２とＢＡＮＫ１ ４４とを用い
ることによって、２つのエントリ候補を与え、そのいず
れかが、その時マイクロプロセッサが必要とするデータ
または命令に対応するアドレスタグとなる。キャッシュ
データＲＡＭ４８も、キャッシュタグＲＡＭ１８が受け
取ったインデックスを受け取る。比較器３８及び４０に
おいて、夫々ＢＡＮＫ０及びＢＡＮＫ１から送られる物
理アドレスタグ候補と、物理アドレス発生器３４から送
られる物理ページ番号との間で比較を行なう。比較器３
８または４０で一致が生じると、夫々キャッシュデータ
ＲＡＭ４８のＢＡＮＫ０ ５０またはＢＡＮＫ１ ５２
のいずれかのデータが、マイクロプロセッサの必要とす
るデータとなる。一致しなかった場合、キャッシュミス
が生じ、キャッシュコントローラは、主メモリシステム
からデータを取り込み、それをキャッシュにロードしな
くてはならない。

【００２２】ＭＭＵ／キャッシュ回路１０の目的は、関
連するマイクロプロセッサに最近使用したデータまたは
命令を迅速に供給することにより、当該マイクロプロセ
ッサの速度を増加させることである。ＭＭＵ／キャッシ
ュ回路１０の動作は、関連するマイクロプロセッサの性
能を決定するクリティカルタイミングパスを確立するも
のである。関連するマイクロプロセッサの速度を増加さ
せることに成功したいかなる方法も、常にＭＭＵ／キャ
ッシュ回路１０の速度を高めることを必要としている。
一般的に、クリティカルタイミングパスは２つの要素か
ら成るものである。最初の要素は、ＭＭＵ１２が仮想ア
ドレスを受け取る際に開始し、ＭＭＵ１２が物理ページ
番号３６を与える時に終了するパスである。２番目の要
素は、キャッシュ１４が物理ページ番号３６を受け取る
際に開始し、キャッシュ１４がキャッシュデータを出力
する際に終了するパスである。このタイミングパスに
は、ＴＬＢ２０、物理アドレス発生器３４、比較器３８
及び４０、そしてゲート５４、５６及び６４が含まれ
る。

【００２３】ＴＬＢ２０の別の実施例を図２に示す。こ
の例は、６４エントリの二線セットアソシエイティブＴ
ＬＢのものである。他のＴＬＢの構成でも同等に動作す
ることができる。完全なアソシエイティブキャッシュの
ＴＬＢ２０に代わって、図２はＴＬＢ２０と置き換える
ことができる二線セットアソシエイティブキャッシュ７
０を示している。この二線セットアソシエイティブキャ
ッシュ７０では、仮想ページ番号がマイクロプロセッサ
から送られてくる。仮想ページ番号の下位５ビットが、
線７２を通ってＭＭＵタグＲＡＭ７４及びＭＭＵデータ
ＲＡＭ７６に送られる。また、仮想ページ番号の上位１
５ビットが、線７８を介して比較器８０及び８２に達す
る。比較器８０及び８２は、ＢＡＮＫ０ ８４とＢＡＮ
Ｋ１ ８６からタグアドレスを受け取り、線７８からの
上位１５ビットの仮想アドレスと照合する。プロセスＩ
Ｄ８８は、線７８を介して比較器８０及び８２に入力を
供給する。ＢＡＮＫ０ヒットビットが線９０を通って比
較器８２から送られると共に、ＢＡＮＫ１ヒットビット
が線９２上を比較器８２から送られる。これらの信号
は、直接ＯＲゲート９４に達し、一方ＯＲゲート９４は
制御ロジック３２に結合されている。ＭＭＵデータＢＡ
ＮＫ０ ９６及びＢＡＮＫ１ ９８は、夫々ＡＮＤゲー
ト１００及び１０２に結合されている。ＡＮＤゲート１
００及び１０２は、夫々、線９０からのＢＡＮＫ０ヒッ
トに対するヒット信号及び線９２からのＢＡＮＫ１ヒッ
トに対するヒット信号を、線１０４及び１０６を介して
受け取る。ＡＮＤゲート１００及び１０２からの出力
は、線２８上のページテーブルエントリとしてＯＲゲー
ト１０８を通過し、物理アドレス発生器３４に到達す
る。物理アドレス発生器３４は、線３６上に物理ページ
番号を生成し、これをキャッシュ１４が用いて比較器３
８及び４０と照合を行なうことができる（図１参照）。

【００２４】二線セットアソシエイティブＭＭＵ７０で
は、ＭＭＵタグＲＡＭ７４及びＭＭＵデータＲＡＭ７６
の記憶サイズを、ＣＡＭ２０内のキャッシュと同一サイ
ズとすることができる。しかしながら、二線ＭＭＵは、
多少高速化されているか、或いは集積回路上での領域が
狭いこともある。この構成は、しかしながら、ＭＭＵ７
０がキャッシュデータ出力に対するクリティカルタイミ
ングパスであるという問題の解決には殆ど役に立たな
い。

【００２５】図１及び２の双方を見れば、キャッシュデ
ータ出力にとっての最初のプロセスである、仮想アドレ
スの下位１２ビットを分離してそれらのビットをキャッ
シュ１４に送ることによって、キャッシュタグＲＡＭ１
８及びキャッシュデータＲＡＭ４８に、それら自体に必
要なデータまたは命令をアクセスする行程を開始させる
ことが、明白である。それらは、キャッシュデータメモ
リ処理（トランザクション）に関してほぼ時刻０におい
て、そのアクセスを開始する。例えば、３２ビットを用
いる応用例において、ページオフセットビットである上
位２０ビットは、物理ページ番号を発生するためにＴＬ
Ｂ２０またはＴＬＢ７０を通過する際の遅れを被ること
になる。結果として、物理ページ番号は、キャッシュタ
グＲＡＭＢＡＮＫ０ ４２及びキャッシュタグＲＡＭ
ＢＡＮＫ１ ４４からのキャッシュタグアドレスと同時
には、比較器３８及び４０には到達しない可能性があ
る。実際、物理ページ番号の発生が、キャッシュデータ
メモリ処理に対するクリティカルタイミングパスとなる
のを回避するのに間に合うように、物理ページ番号が比
較器３８及び４０に到達することができないのは、ほぼ
確実である。その結果、図１の完全なアソシエイティブ
ＴＬＢ２０も、図３の二線セットアソシエイティブＴＬ
Ｂ７０も、キャッシュデータメモリ処理に対するクリテ
ィカルタイミングパスを短縮する問題を解決することが
できない。

【００２６】図３に示す好適実施例は、本発明がこのタ
イミングについての制約をいかにして克服するかを例示
したものである。この好適実施例は、二線セットアソシ
エイティブＴＬＢを用いている。二線セットアソシエイ
ティブＴＬＢを用いることによって、各セットから１つ
ずつ、２つの物理アドレス候補を生成することができ
る。これらのアドレス候補の両方をキャッシュ１１４に
送ることができる。二線セットアソシエイティブキャッ
シュでは、キャッシュＲＡＭからの２つのアドレスタグ
出力を各々を、２つの物理アドレス候補の各々と、比較
しなくてはならない。このことは、合計４つのアドレス
比較器をもたらすのに、例えば比較器３８及び４０（図
１参照）を二重に設けることを意味する。各キャッシュ
セットに対して、２つの候補一致信号は、各ＴＬＢセッ
ト１５０及び１５２に対するＴＬＢ一致信号によって、
最終的にゲートされ、組み合わされて１つの一致信号即
ちヒット信号となる。

【００２７】好適実施例がいかにして本発明の目的を達
成するかを示すために、図３に、ＭＭＵ１１２及びキャ
ッシュ１１４を備えた、本発明のＭＭＵ／キャッシュ回
路を示す。ＭＭＵ１１２は、ＴＬＢデータＲＡＭ１１６
及びＴＬＢタグＲＡＭ１１８を備えている。ＴＬＢデー
タＲＡＭは、ＢＡＮＫ０ １２０とＢＡＮＫ１ １２２
とから成る。ＴＬＢデータＲＡＭ ＢＡＮＫ０ １２０
及びＢＡＮＫ１ １２２は、仮想アドレスビット１６−
１２を受け取る。ＴＬＢデータＲＡＭ ＢＡＮＫ０ １
２０及びＢＡＮＫ１ １２２から夫々出力されるＰＴＥ
は、夫々物理アドレス発生器１２８及び１３０への入力
として、線１２４及び１２６を通る。物理アドレス発生
器１２８及び１３０からの出力は、夫々、ＰＨＹＳ Ａ
ＤＤＲ０及びＰＨＹＳ ＡＤＤＲ１物理アドレス信号と
して、線１３２及び１３４を通って、キャッシュ１１４
に到達する。ＰＨＹＳ ＡＤＤＲ０信号は、好適実施例
では、比較器Ｍ００及び比較器Ｍ１１に達する。同様
に、ＰＨＹＳ ＡＤＤＲ１信号は、キャッシュ１１４の
比較器Ｍ１０及びＭ１１に達する。

【００２８】仮想アドレスビット１６−１２がＴＬＢデ
ータＲＡＭ１１６に到達するのと同時に、これらの仮想
アドレスビットはＴＬＢタグＲＡＭ１１８にも到達す
る。ＴＬＢタグＲＡＭ１１８は、ＢＡＮＫ０ １３６及
びＢＡＮＫ１ １３８から成る。ＢＡＮＫ０ １３６及
びＢＡＮＫ１ １３８からのタグアドレスは、夫々、線
１４０及び１４２を通って移動して比較器１４４及び１
４６に達する。比較器１４４及び１４６は、各々仮想ペ
ージビット３１−１７と、線１４８からのプロセスＩＤ
情報とを受け取る。比較器１４４及び１４６からのヒッ
ト信号は、線１５０及び１５２を通って移動して、キャ
ッシュ１１４に達する。キャッシュ１１４では、ＡＮＤ
ゲート１５４及び１５６が線１５０からのＴＬＢヒット
０信号を受け取り、一方ＡＮＤゲート１５８及び１６０
が線１５２からのＴＬＢヒット１信号を受け取る。

【００２９】図３は、キャッシュ１１４のキャッシュタ
グＲＡＭ１６２を示すものである。好適実施例でも図１
のキャッシュ１４内のキャッシュデータＲＡＭ４８のそ
れと同様なキャッシュデータＲＡＭを採用しているが、
キャッシュ１１４のその部分は、簡略化のため図３では
示していない。キャッシュタグＲＡＭ１６２は、ＢＡＮ
Ｋ０ １６４と、ＢＡＮＫ１ １６６とから成る。ＢＡ
ＮＫ０ １６４からのアドレスタグは、線１６８を通っ
て比較器Ｍ００及びＭ１０に達する。同様に、ＢＡＮＫ
１ １６６からのアドレスが線１７０を通って比較器Ｍ
０１及びＭ１１に達する。比較器Ｍ０１からのヒット信
号は、ＴＬＢヒット０信号と共にＡＮＤゲート１５４に
入力され、比較器Ｍ０１からのヒット信号とＴＬＢヒッ
ト０信号は、ＡＮＤゲート１５６に達する。同様に、比
較器Ｍ１０からのヒット信号は、ＴＬＢヒット１信号と
共にＡＮＤゲート１５８に入力され、一方比較器Ｍ１１
からのヒット信号はＴＬＢヒット１信号と共にＡＮＤゲ
ート１６０に入力される。ＡＮＤゲート１５４及び１５
８からの信号はＯＲゲート１７２に達し、そしてＡＮＤ
ゲート１５６及び１６０からの信号はＯＲゲート１７４
に達する。ＯＲゲート１７２及び１７４からのゲートさ
れた出力は、キャッシュ１１４からのキャッシュヒット
出力として、ＯＲゲート１７６に達する。ＯＲゲート１
７２及び１７４から出力されるＢＡＮＫ０ヒット及びＢ
ＡＮＫ１ヒット信号は、図１の線５８及び６０のＢＡＮ
Ｋ０ＨＩＴ及びＢＡＮＫ１ＨＩＴ出力と同様である。

【００３０】典型的な従来技術によるＭＭＵ（例えば図
１のＭＭＵ１）と、図３のＭＭＵ１１２との重大な相違
は、ＴＬＢデータＲＡＭ１１６とＴＬＢタグＲＡＭ１１
８とが二線セットアソシエイティブＴＬＢを形成し、こ
れが２つの物理アドレス候補、即ち線１３２上の物理ア
ドレス０及び線１３４上の物理アドレス１を、２つのＴ
ＬＢヒット信号、即ち、キャッシュに送るための線１５
０上のＴＬＢヒット０及び線１５２上のＴＬＢヒット１
と共に、生成することである。ＴＬＢヒット０及びＴＬ
Ｂヒット１は、キャッシュ１１４のＢＡＮＫ０ １６４
及びＢＡＮＫ１１６６からのキャッシュタグＲＡＭアド
レスと照合するための正しい物理アドレス候補は、物理
アドレス０または物理アドレス１のいずれかの場合であ
れば、どちらであるかを判定する。比較器Ｍ００、Ｍ０
１、Ｍ１０及びＭ１１で行なわれる４つの比較が、全
て、比較器１４４及び１４６でのＭＭＵタグの比較と同
時に、行なわれる。物理アドレス０及び物理アドレス１
に対する２組の比較を行ない、かつこの比較の結果を２
つのＴＬＢヒット信号を用いてゲートすることにより、
好適実施例は、図２のＴＬＢ７０または図１のＣＡＭ２
０のような公知の二線アソシエイティブＴＬＢにおいて
起こる、連続した物理アドレスの発生を回避することが
できる。

【００３１】１つの物理アドレスを送る代わりに、ＭＭ
Ｕ１１２が２つの物理アドレスを送るのは、こうするこ
とによって、物理アドレスをキャッシュタグＲＡＭ１６
２からのアドレスと比較する前に、適当な物理アドレス
を連続的に決定する必要性を回避することができるから
である。これは、比較器Ｍ００、Ｍ０１、Ｍ１０及びＭ
１１で行なわれる比較に引き続いて、生じてもよい。単
にＡＮＤゲート１５４、１５６、１５８及び１６０を夫
々用いることによって、キャッシュ１１４内の並列比較
器において並列比較が行なわれ、更にＭＭＵ１１２の比
較器内でも並列比較が行なわれ、こちらの結果はより迅
速にＡＮＤゲート１５４、１５６、１５８及び１６０に
達することができる。この並列比較は、より迅速にＢＡ
ＮＫ０ヒット及びＢＡＮＫ１ヒット信号をＯＲゲート１
７２及び１７４から、そしてキャッシュヒット信号をＯ
Ｒゲート１７６から、生成するものである。

【００３２】図４は、ＭＭＵ−ヒット照合イネーブルを
有する１６ビットのキャッシュ−タグ比較器の一例を示
すものである。ＡＮＤツリー（ｔｒｅｅ）に続く簡素な
スタティックＸＮＯＲ（排他的ノア）ゲートを用いてキ
ャッシュ照合回路を実施することができる。図４の構成
では、キャッシュヒットをイネーブルするＴＬＢヒット
信号は、ＡＮＤツリー１５４による最終レイヤーの中に
組み入れられている。これによって、この目的のために
余分なロジックステージを設ける必要を除去することが
できる。

【００３３】比較動作で生じる遅れ時間を更に短くする
ことができる別の実施例を図５に示す。図５は、好適実
施例を実施するのに用いることができる、典型的なダイ
ナミックワイヤードＯＲタグ比較器の回路図である。照
合セル１８２は、ＭＭＵ１１２からの物理アドレス候補
と対応するキャッシュ１１４のキャッシュタグアドレス
との間の不一致を示す信号を、ＭＩＳＭＡＴＣＨ００
ＷＩＲＥＤ ＯＲ線１８０に、出力する。照合セル１８
２は、例えば、ＭＩＳＭＡＴＣＨ００出力が共通の不一
致線１８０に接続されている全２０個の照合セルの１つ
である。これら全てが一緒になって図３の比較器Ｍ００
を構成する。ＰＲＥＣＨＡＲＧＥ線１８４がＮ−チャン
ネルトランジスタ１８６及び１８８のゲートに接続し、
ＮＰＮトランジスタのベースノード１９２及びエミッタ
ノード１８０を低レベルにプリチャージする。ＭＭＵ１
１２からの物理アドレスとキャッシュ１１４のキャッシ
ュＢＡＮＫ０ １６４のアドレスとが一致すると、ＭＩ
ＳＭＡＴＣＨ００は低レベルを保持することになる。こ
れらのアドレスが一致しないと、ＭＩＳＭＡＴＣＨ００
ＷＩＲＥＤ ＯＲ１８０上の信号は、ＮＰＮトランジ
スタ１９０によって高レベルに引上げられる。このよう
に設計すると、単にワイヤードＯＲ回路を更に付加する
ことによって、比較時間に大幅な遅れを含むことなく、
多数のビットを比較するための大きな論理入力数を得る
ことができる。

【００３４】図５の説明を続けると、ＮＰＮトランジス
タのベース１９２は、線１９４によってＰ−チャンネル
トランジスタ１９６及び１９８に接続してある。Ｐ−チ
ャンネルトランジスタ１９６及び１９８は、線ＤＡＴＡ
２００及びＤＡＴＡ（バー）２０２に接続されている。
線ＤＡＴＡ２００及びＤＡＴＡ（バー）２０２は、例え
ば、共に図３の線１６８から成るとすることができる。
Ｐ−チャンネルトランジスタ１９６及び１９８のゲート
に、線２０４上のＰＨＹＳ ＡＤＤＲ０及びＰＨＹＳ
ＡＤＤＲ（バー）２０６の二重信号が現われる。この構
成では、照合セル１８２は排他的ＯＲゲートの動作を行
なうものである。

【００３５】線２００及び２０２上の信号ＤＡＴＡ及び
ＤＡＴＡ（バー）は、夫々、図６に示すタイミング図に
よると、最初は低レベルである。１クロック信号の後、
例えば、線ＤＡＴＡ上の信号または線ＤＡＴＡ（バー）
上の信号のいずれかは、キャッシュＲＡＭ ＢＡＮＫ０
１６４内のアドレスビットが夫々１か０かにしたがっ
て、高レベルとなる。これら２本のワイヤー２００及び
２０２が共にＢＡＮＫ０データ１６８のデュアル−レー
ル信号を構成する。例えば、線ＤＡＴＡ上の信号が高レ
ベルになると仮定する。すると、この信号はＰ−チャン
ネルトランジスタ１９６に達する。Ｐ−チャンネルトラ
ンジスタ１９６は、そのゲートで、線２０４の信号ＰＨ
ＹＳ ＡＤＤＲ０も受け取る。線２０４及び２０６上の
デュアル−レール信号ＰＨＹＳ ＡＤＤＲ０及びＰＨＹ
Ｓ ＡＤＤＲ（バー）は、図６のタイミング図によれ
ば、夫々最初は高レベルとなっている。線２０４上のＰ
ＨＹＳ ＡＤＤＲ０信号が低レベルになり、ＤＡＴＡ線
２００上の信号が高レベルになると、Ｐ−チャンネルト
ランジスタ１９６はオンとなって線１９４に信号を送
る。この信号は線１９２を経て最終的にＮＰＮトランジ
スタ１９０のベースに達する。ＰＨＹＳ ＡＤＤＲ０線
２０４とＤＡＴＡ線２００との間で不一致が生じると、
ＮＰＮトランジスタ１９０はオンとなる。ＮＰＮトラン
ジスタ１９０に達する信号が線１８０をプルアップし、
照合セル１８２からの不一致信号を送る。同様に、ＤＡ
ＴＡ（バー）線２０２上の信号が高レベルとなり、線２
０６上のＰＨＹＳ ＡＤＲ０信号が低レベルになると、
これがトランジスタ１９８をオンにして、トランジスタ
１９０にＭＩＳＭＡＴＣＨ００線１８０をプルアップさ
せる。これが、再び、照合セル１８２からの不一致信号
を送ることになる。

【００３６】図６は、キャッシュタグＤＡＴＡまたはＤ
ＡＴＡ（バー）、及びＰＨＹＳ ＡＤＤＲまたはＰＨＹ
Ｓ ＡＤＤＲ（バー）の送信に続いて、ＭＩＳＭＡＴＣ
Ｈ００信号が高レベルになることを示す、タイミング図
である。また、図６は、デュアル−レール信号ＭＭＵ
ＰＴＥ及びＰＴＥ（バー）が最初は低レベルであること
も示している。これらの信号の１つが高レベルになる。
タイミング図に示すように、これによって、ＰＨＹＳ
ＡＤＤＲまたはＰＨＹＳ ＡＤＤＲ（バー）が低レベル
になる。これは、物理アドレス発生器１２８及び１３０
のロジックがまさに反転していることを示唆するもので
ある。この比較回路を用いるには、ＭＭＵデータＲＡＭ
及びキャッシュタグＲＡＭは、各々、始めは低レベルで
選択的に高レベルになるデュアル−レール信号を出力し
なくてはならない。このようなＲＡＭの設計は、当業者
には公知のものである。

【００３７】図１のキャッシュ１０のような典型的な二
線セットアソシエイティブキャッシュは、例えば、各セ
ットの各アドレスタグビットに対して、これら照合セル
の１つを含んでいる。しかしながら、本発明の好適実施
例では、各ビットに対して２つの照合セル１８２を備え
ている。一方の照合セルは、例えば、図３の物理アドレ
ス発生器１２８から来るビットを受け取るための、比較
器Ｍ００の一部となる。加えて、物理アドレス発生器１
３０から来るＰＨＹＳ ＡＤＤＲ１は、比較器Ｍ１０を
構成する照合セルに物理アドレス入力を与える。したが
って、２つのＴＬＢデータＲＡＭ、ＴＬＢＢＡＮＫ０
１２０及びＴＬＢ ＢＡＮＫ１ １２２を備えることに
よって、好適実施例では、本質的にキャッシュタグＲＡ
Ｍ１６２の各ＢＡＮＫから成る２つの比較器を用いてい
るのである。

【００３８】図７は、図５及び６のデュアル−レール比
較回路を用いた実施例を示す。実際に図５及び６のダイ
ナミック回路を用いるには、ＰＨＹＳ ＡＤＤＲ０及び
ＰＨＹＳ ＡＤＤＲ（バー）０信号の両方を比較器Ｍ０
０の照合セルに送るように、回路を設計することが必要
である。例えば、図７は、ＢＡＮＫ０ １６４及びＢＡ
ＮＫ１ １６６を備えたキャッシュタグＲＡＭ１６２を
示している。ＢＡＮＫ０ １６４から来るのは、比較器
Ｍ００及び比較器Ｍ１０への線ＤＡＴＡ２００及びＤＡ
ＴＡ（バー）２０２である。ＰＨＹＳ ＡＤＤＲ０線２
０４及びＰＨＹＳ ＡＤＤＲ（バー）０ ２０６も、比
較器Ｍ００及びＭ０１に達する。同様に、ＢＡＮＫ１
１６６からの線ＤＡＴＡ２１０及びＤＡＴＡ（バー）２
１２は、比較器Ｍ０１及びＭ１１に達する。最後に、図
７の例では、線ＰＨＹＳ ＡＤＤＲ１ ２１４及びＰＨ
ＹＳ ＡＤＤＲ（バー）１ ２１６が、比較器Ｍ１０及
びＭ１１に達する。

【００３９】図７は、図３の４つの比較器Ｍ００、Ｍ０
１、Ｍ１０及びＭ１１を実施するデュアル−レール比較
器を示したが、これらを用いてＭＭＵ１１２内のアドレ
スタグ比較器１９４及び１９６を実施することもでき
る。

【００４０】二線セットアソシエイティブキャッシュタ
グＲＡＭと共にデュアル−レール二線セットアソシエイ
ティブＭＭＵを実施することによって、好適実施例は、
これまで連続信号流しか生じなかったのを、並列信号流
が得られるようにした。更に、この並列信号流は、ＭＭ
Ｕ１１２からの物理アドレス信号が図３のキャッシュに
到達するのに必要な時間を除去或いは大幅に短縮するこ
とができる。これによって、ＭＭＵ／キャッシュ比較回
路に固有な待ち時間を除去することができるので、関連
するマイクロプロセッサの性能を大幅に改善することが
できる。

【００４１】図８は、好適実施例の応用例をレイアウト
ブロック図で示したものである。例えば、キャッシュタ
グＲＡＭセル１６２と関連するのは、感知用途用のキャ
ッシュＢＡＮＫ０及びキャッシュＢＡＮＫ１と関連する
センスアンプ２２０である。センスアンプ２２０から来
るのは、比較器Ｍ００及びＭ１０へのＤＡＴＡ線２００
及びＤＡＴＡ（バー）線２０２、及び比較器Ｍ０１及び
Ｍ１１へのＤＡＴＡ線２１０及びＤＡＴＡ（バー）線２
１２である。ＰＨＹＳ ＡＤＤＲ０及びＰＨＹＳ ＡＤ
ＤＲ１は、線ＰＨＹＳ ＡＤＤＲ０ ２０４及び線ＰＨ
ＹＳ ＡＤＤＲ（バー）０ ２０６を通って比較回路の
照合セルＭ１０及びＭ１１に入力される。同様に、ＰＨ
ＹＳ ＡＤＤＲ１線２１４及びＰＨＹＳ ＡＤＤＲ（バ
ー）１線２１６は、メモリセルＭ１０及びＭ１１に達す
る。

【００４２】典型的な従来技術のキャッシュタグＲＡＭ
は、センスアンプの列（ｒｏｗ）に隣接して、１列の比
較器を備えている。この列には、ＢＡＮＫ０及びＢＡＮ
Ｋ１のアドレスタグ出力を夫々１つの物理アドレスと比
較するための、比較器Ｍ００及びＭ０１の同等物を含む
こともある。図８の構成も、同様に、キャッシュタグ１
６２と関連するセンスアンプ２２０に隣接して、どのよ
うに照合セルＭ００、Ｍ１０、Ｍ０１及びＭ１１を形成
できるかを、示すものである。キャッシュタグ１１４が
物理アドレスと比較する各ビットのために、４つの比較
器Ｍ００、Ｍ１０、Ｍ０１及びＭ１１が設けられてい
る。例えば、小さな２ｘ２のブロックが比較回路全体に
繰り返し用いられて、３２ビット比較回路３２が構成さ
れている。照合セルの各々に接続された二重線は、図５
及び６で説明したデュアル−レールロジックを示すもの
である。図８には示されていないが、４本の照合線が全
ての照合セルを通過しており、その内の２本の照合線が
上部照合セルＭ００及びＭ１０を通過し、別の２本は下
部照合セルＭ０１及びＭ１１のために設けられている。
これらは、ＭＩＳＭＡＴＣＨ００線１８０（図４）とし
て機能する線であり、線１８０は最終的に４つの比較器
Ｍ００、Ｍ０１、Ｍ１０及びＭ１１のための図３のＡＮ
Ｄゲート１５４、１５６、１５８及び１６０に接続され
る。この結果、集積回路上に本発明の好適実施例を実施
するための小型のレイアウトデザインを得ることができ
る。

【００４３】図９は、ＭＭＵデータＲＡＭ１２０及び１
２２、物理アドレス発生器１２８及び１３０、センスア
ンプを備えたキャッシュタグＲＡＭ１６４及び１６６、
並びに比較器Ｍ００、Ｍ０１、Ｍ１０及びＭ１１を、集
積回路上にいかに配置するかを示すレイアウト図であ
る。キャッシュタグＲＡＭセル、それらのセンスアン
プ、及び比較器は、図８にあるように配置されている。
それらの下には、物理アドレス発生器の動作を行なう１
列の回路がある。物理アドレス発生器の下には、ＭＭＵ
データＲＡＭ及びそれらのセンスアンプがある。

【００４４】以上二線セットアソシエイティブＭＭＵ及
びキャッシュを用いた実施例について説明してきたが、
本発明は、同様に４線、８線、またはその他のタイプの
セットアソシエイティブキャッシュにも応用できるもの
である。ここでは特定のダイナミックロジックワイヤー
ドＯＲから成る比較器について説明したが、本発明は、
当業者には公知の多くの比較器であればどれでも用いる
ことができる。本発明は、４Ｋバイトのページサイズを
用いた、３２ビット仮想−物理アドレスの場合を例示し
たが、これは他のサイズのページにも容易に一般化でき
るものである。

【００４５】本発明を上述の具体的実施例を参照しなが
ら説明したが、この記載は限定の意味で解釈されること
を意図したものではない。上述の説明を参照すれば、記
載した実施例の様々な変更変容、並びに本発明の別の実
施例が、当業者には明白となろう。例えば、キャッシュ
及びＭＭＵの実際上の詳細の大部分を簡素化のために省
略した。これらには、制御ロジック、有効ビットの記憶
及び処理、そして不一致が生じた時に主メモリからこれ
らのユニットに補充するためのデータパス及び制御ロジ
ック等が含まれる。したがって、添付の特許請求の範囲
は、本発明の真の範囲に属するこのような変化変容も包
含することを企図したものである。

【００４６】以上の説明に関して更に以下の項を開示す
る。 （１）高速仮想−物理アドレス変換及びキャッシュタグ
照合を行なうための回路であって、第１の所定数Ｎ個の
物理アドレス候補と、Ｎ個のアドレス候補ヒット信号と
を生成する、Ｎ線セットアソシエイティブメモリ管理ユ
ニットと、第２の所定数Ｍ個のアドレスタグを生成す
る、Ｍ線セットアソシエイティブキャッシュと、前記Ｎ
個の物理アドレス候補を前記Ｍ個のアドレスタグと比較
して、ＮｘＭの配列のヒット信号を発生する、ＮｘＭ配
列の比較回路と、対応するアドレス候補ヒット信号と、
前記物理アドレス候補の前記アドレスタグとの一致とを
示すために、前記Ｍ個のヒット信号を出力する回路と、
から成ることを特徴とする回路。

【００４７】（２）第１項の回路において、前記セット
アソシエイティブメモリ管理ユニットは、２つの物理ア
ドレス候補を生成するための２線セットアソシエイティ
ブメモリ管理ユニットから成り、更に、前記第１の所定
数は２に等しいことを特徴とする回路。

【００４８】（３）第２項の回路において、前記セット
アソシエイティブキャッシュは、２つのアドレスタグを
生成するための２線セットアソシエイティブキャッシュ
から成り、更に、前記第２の所定数は２に等しいことを
特徴とする回路。

【００４９】（４）第１項の回路において、前記セット
アソシエイティブキャッシュは、２つのアドレスタグを
生成するための２線セットアソシエイティブキャッシュ
から成り、更に、前記第２の所定数は２に等しいことを
特徴とする回路。

【００５０】（５）第１項の回路において、前記比較回
路は、複数のダイナミック−ワイヤードＯＲ比較回路か
ら成ること特徴とする回路。

【００５１】（６）第１項の回路において、前記メモリ
管理ユニットは、複数のアドレスタグ比較器を備えてお
り、前記アドレスタグ比較器は、更にダイナミックワイ
ヤードＯＲ比較回路から成ること特徴とする回路。

【００５２】（７）第１項の回路であって、更に、前記
物理アドレス候補信号を前記比較回路に入力するデュア
ル−レール論理回路を備えていることを特徴とする回
路。

【００５３】（８）第１項の回路において、前記比較回
路は１つのキャッシュタグランダムアクセスメモリと関
連することを特徴とする回路。

【００５４】（９）高速仮想−物理アドレス変換及びキ
ャッシュタグ照合を行なうための方法であって、第１の
所定数Ｎ個の物理アドレス候補を生成するステップと、
第２の所定数Ｍ個のアドレスタグを生成するステップ
と、前記Ｎ個の物理アドレス候補を前記Ｍ個のアドレス
タグと比較して、Ｎ及びＭの配列のキャッシュヒット信
号を発生するステップと、Ｎ個のアドレス候補ヒット信
号を発生するステップと、前記比較及び前記アドレス候
補ヒット信号とに応答して、Ｍ個の前記キャッシュヒッ
ト信号を出力するステップと、から成ることを特徴とす
る方法。

【００５５】（10）第９項の方法であって、更に、２線
セットアソシエイティブ変換ルックアサイドバッファを
用いて、２つの物理アドレス候補を生成するステップを
含むことを特徴とする方法。

【００５６】（11）第１０項の方法であって、更に、２
線セットアソシエイティブキャッシュを用いて、２つの
アドレスタグを生成するステップを含むことを特徴とす
る方法。

【００５７】（12）第９項の方法であって、更に、２線
セットアソシエイティブキャッシュを用いて２つのアド
レスタグを生成するステップを含むことを特徴とする方
法。

【００５８】（13）第９項の方法であって、更に、ダイ
ナミック−ワイヤードＯＲ比較回路を用いて、前記物理
アドレス候補を前記アドレスタグと比較するステップを
含むことを特徴とする方法。

【００５９】（14）第９項の方法であって、更に、アソ
シエイティブメモリ管理ユニット内で仮想アドレスタグ
を比較するステップを含み、前記アソシエイティブメモ
リ管理ユニットはダイナミック−ワイヤードＯＲ比較回
路を備えていることを特徴とする方法。

【００６０】（15）第９項の方法であって、更に、デュ
アル−レールロジックを用いて、前記物理アドレス候補
信号を前記比較回路に送るステップを含むことを特徴と
する方法。

【００６１】（16）第９項の方法であって、更に、前記
比較回路を１つのキャッシュタグアクセスメモリと関連
させるステップを含むことを特徴とする方法。

【００６２】（17）高速仮想−物理アドレス変換及びキ
ャッシュタグ照合を行なうための回路（１０）は、第１
の所定数Ｎ個の物理アドレス候補信号（１３２、１３
４）、及びＮ個のアドレス候補ヒット信号（１５０、１
５２）を生成する、セットアソシエイティブメモリ管理
ユニット（１１２）を備えている。セットアソシエイテ
ィブキャッシュ（１１４）は、第２の所定数Ｍ個のアド
レスタグ（１６８及び１７０）を生成し、ＮｘＭの配列
（Ｍ００、Ｍ０１、Ｍ１０、Ｍ１１）の比較回路が物理
アドレス候補（１３２、１３４）を、Ｎ個のアドレスヒ
ット信号によってゲートするアドレスタグ（１６８、１
７０）と比較して、キャッシュヒット信号を発生する。

【図面の簡単な説明】

【図１】従来技術によるメモリ管理ユニット及びキャッ
シュの概略図。

【図２】従来技術にて発見されたそれの典型的な二線セ
ットアソシエイティブメモリ管理ユニットを示す図。

【図３】本発明の好適実施例の簡素化した概略図。

【図４】好適実施例と共に用いることができる照合回路
を示す図。

【図５】好適実施例による、ダイナミックワイヤードＯ
Ｒ比較回路の概略図。

【図６】図５のタイミング図を含む図。

【図７】本実施例において、デュアル−レールロジック
を実現するための、メモリ管理ユニット（ＭＭＵ）を備
えた基本キャッシュ−タグ比較器回路を示すブロック
図。

【図８】好適実施例を実施するための構成例を示す図。

【図９】好適実施例を実施するための構成例を示す図。

【符号の説明】

１１２ セットアソシエイティブメモリ管理ユニット
（ＭＭＵ） １１４ キャッシュ １１６ ＴＬＢデータＲＡＭ １１８ ＴＬＢタグＲＡＭ １２８、１３０ 物理アドレス発生器 １３２、１３４ 物理アドレス候補信号 １４４、１４６ 比較器 １５４、１５６、１、１６０ ＡＮＤゲート １５０、１５２ アドレス候補ヒット信号 １６８、１７０ アドレスタグ １７２、１７４ ＯＲゲート Ｍ００、Ｍ０１、Ｍ１０、Ｍ１１ 比較回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 高速仮想−物理アドレス変換及びキャッ
   シュタグ照合を行なうための回路であって、 第１の所定数Ｎ個の物理アドレス候補と、Ｎ個のアドレ
   ス候補ヒット信号とを生成する、Ｎ線セットアソシエイ
   ティブメモリ管理ユニットと、 第２の所定数Ｍ個のアドレスタグを生成する、Ｍ線セッ
   トアソシエイティブキャッシュと、 前記Ｎ個の物理アドレス候補を前記Ｍ個のアドレスタグ
   と比較して、ＮｘＭの配列のヒット信号を発生する、Ｎ
   ｘＭ配列の比較回路と、 対応するアドレス候補ヒット信号と、前記物理アドレス
   候補の前記アドレスタグとの一致とを示すために、前記
   Ｍ個のヒット信号を出力する回路と、から成ることを特
   徴とする回路。
2. 【請求項２】 高速仮想−物理アドレス変換及びキャッ
   シュタグ照合を行なうための方法であって、 第１の所定数Ｎ個の物理アドレス候補を生成するステッ
   プと、 第２の所定数Ｍ個のアドレスタグを生成するステップ
   と、 前記Ｎ個の物理アドレス候補を前記Ｍ個のアドレスタグ
   と比較して、Ｎ及びＭの配列のキャッシュヒット信号を
   発生するステップと、 Ｎ個のアドレス候補ヒット信号を発生するステップと、 前記比較及び前記アドレス候補ヒット信号とに応答し
   て、Ｍ個の前記キャッシュヒット信号を出力するステッ
   プと、から成ることを特徴とする方法。