JP2002132581A - メモリ管理機構 - Google Patents

Abstract

(57)【要約】 【課題】 マイクロプロセッサの動作周波数を向上させ
る。 【解決手段】 複数のアドレス変換情報を格納するペー
ジ表を有する計算機に備えられる、仮想ページアドレス
と物理ページアドレスとを変換するメモリ管理機構にお
いて、少なくとも一つの上記アドレス変換情報を格納す
るＴＬＢ１（１）と、ＴＬＢ１（１）よりも多くのアド
レス変換情報を格納するＴＬＢ２（１０００）と、ペー
ジ表に格納されているアドレス変換情報を読みこみ、読
みこんだアドレス変換情報を上記第二のアドレス変換バ
ッファへ登録することを制御する第二制御部（３１）
と、第二制御部（３１）がアドレス変換情報を登録した
時に、上記アドレス変換情報を入力し、入力したアドレ
ス変換情報をＴＬＢ１（１）へ登録することを制御する
第一制御部（９）とを備え、さらに、ＴＬＢ１は、アド
レス変換情報をマージ処理して登録するマージ処理部
（３）を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、階層的アドレス変
換バッファ構成を採る高速処理可能なメモリ管理機構に
関するものである。

【０００２】

【従来の技術】近年、マイクロプロセッサは、動作周波
数の向上を図るために、パイプライン処理により命令実
行が行われている。パイプライン処理とは、複数の命令
をオーバラップさせて同時実行する技術である。１個の
命令の処理過程を複数の小さな処理過程（パイプライン
・ステージ）に分割する。各ステージが順に接続されて
１本のパイプラインを形成し、命令がパイプの一端から
入って複数のステージを進み最後にパイプのもう一方の
端から出て行く。このパイプラインの単位時間当りの処
理性能は、最も遅いステージの処理時間により決まる。
そのため、通常は、各ステージの処理時間が均一になる
ように設計されている。Ｎステージからなるパイプライ
ン処理では、パイプライン処理されない場合に比較し
て、理想的にはＮ倍の処理性能を達成することが可能で
ある。近年、マイクロプロセッサの動作周波数を向上さ
せる競争は激しさを増してきており、各パイプラインス
テージの処理時間はますます短くなってきている。

【０００３】一方、近年のマイクロプロセッサでは、Ｗ
ｉｎｄｏｗｓＣＥやＬｉｎｕｘのような汎用オペレーテ
ィング・システム（ＯＳ）を動作させて、プログラム開
発効率の向上を図るのが当たり前のようになってきてい
る。そのため、マイクロプロセッサに、メモリ管理機構
（Ｍｅｍｏｒｙ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）を
内蔵するようになってきている。メモリ管理機構（ＭＭ
Ｕ）では、一般的に仮想記憶方式によりメモリの管理を
実施している。仮想記憶とは、物理的に限られた容量し
かないメモリを多くのプロセスで分割使用する手段であ
る（プロセッサ・アーキテクチャｐｐ４３７−４５
６）。すなわち、物理メモリを複数のブロックに分割
し、そのブロックを各プロセスに割り当てる方法であ
る。

【０００４】この仮想記憶という技術が考案される以前
は、プログラムが物理メモリの容量を越えてしまった場
合は、その容量の中でプログラムを実行できるようにす
る全責任はプログラマにあった。すなわち、まずプログ
ラムを小片に分割し互いに排他的なものを見出す。そし
て、これらオーバレイ部分をどういう順序で主記憶にロ
ードするかを、全てユーザのプログラムで制御する。プ
ログラマは、実行中に物理メモリの制限を越えないよう
に動作を保証しなければならない。こういうことがプロ
グラマの生産性を阻害する要因であった。このような苦
労からプログラマを解放する目的で考え出されたのが仮
想記憶であり、プログラマに対しては実装する物理メモ
リよりも大きく連続する仮想のアドレス空間を提供する
機構である。

【０００５】図６に、従来から用いられている仮想記憶
方式における仮想アドレスの変換方式について示す。仮
想アドレス（１０５０）は仮想ページアドレスを示す上
位フィールド（１０５１）とページ内オフセットを示す
下位フィールド（１０５２）に分割される。仮想アドレ
ス空間と物理メモリ空間は、ページ内オフセット（１０
５２）で示されるページサイズに分割される。仮想アド
レス空間には、仮想ページアドレス（１０５１）で示さ
れる個数だけのページが存在する。仮想アドレス空間中
のどのページが、物理メモリ空間中のどのページに割り
当てられるかはページ表（１０５６）により管理され
る。このページ表の基点となるアドレスであるページ表
ベース（１０５４）と、表の大きさの値であるページ表
限界（１０５５）は、それぞれのシステムレジスタに格
納されている。仮想アドレスから物理アドレスを生成す
るためには、仮想アドレスの仮想ページアドレス（１０
５１）とページ表ベース（１０５４）を加算器（１０５
３）により加算し、この値に基づいてページ表内の一つ
のページ表エントリ（１０５７）を特定する。この時
に、加算器（１０５３）の出力がページ表限界（１０５
５）を超えないことを確認する（１０５８）。この値を
超えている場合は、エラーを検知する。特定されたペー
ジ表エントリ（１０５７）から物理アドレス空間中の物
理ページアドレスを取り出し、仮想アドレスのページ内
オフセットと結合させて物理アドレス（１０６０）を生
成する。そして、この物理アドレス（１０６０）によ
り、主記憶等の物理メモリのアクセスを行う。

【０００６】この仮想記憶方式では、当然仮想アドレス
空間で扱うページ数よりも、物理メモリ空間で扱うペー
ジ数は少ない。そのため、物理メモリ上にない仮想アド
レス空間上のページをプログラムがアクセスした場合に
は、ページ・フォールトと呼ばれる例外が発生する。ペ
ージ・フォールトでは、新たにページ表エントリを追加
したり、２次記憶（ディスク等）から物理メモリにプロ
グラムをロードする処理が必要となる。ページフォール
トに伴う一連の処理等は、ユーザプログラムが意識する
必要はなく、オペレーティング・システムの管理下に置
かれるのが一般的である。

【０００７】図７に、メモリ管理機構を内蔵した従来の
マイクロプロセッサ（１１５０）を示す。このマイクロ
プロセッサは、ＣＰＵコア（１１５２）と、メモリ管理
部（１１６１）と、命令キャッシュメモリ（１１５５）
と、データキャッシュメモリ（１１５６）と、バスイン
ターフェイス部（１１５７）より構成されている。マイ
クロプロセッサ（１１５０）は、バスインターフェイス
部（１１５７）を介して外部メモリ（１１５８）のリー
ド／ライト処理を実施している。ＣＰＵコア（１１５
２）は、５段のパイプラインステージ（１１６０）より
構成されている。このパイプラインは、命令フェッチを
行うＩＦステージと、命令のデコード処理を行うＤステ
ージと、命令の実行を行うＥステージと、オペランドの
アクセスを行うＭステージと、実行結果を汎用レジスタ
へ書き戻すＷステージより構成されている。メモリ管理
部（１１６１）は、ＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ
Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆｅｒ）として、命令ＴＬ
Ｂ（１１５３）と、データＴＬＢ（１１５４）とをそれ
ぞれ内蔵している。命令ＴＬＢ（１１５３）は、ＩＦス
テージからの命令フェッチ用仮想アドレスを物理アドレ
スへ変換する。また、データＴＬＢ（１１５４）は、Ｍ
ステージからのオペランドアクセス用の仮想アドレスを
物理アドレスへ変換する。このようにして生成された物
理アドレスによって、命令キャッシュメモリ（１１５
５）及びデータキャッシュメモリ（１１５６）のアクセ
スを行う。命令及びデータキャッシュメモリ上に所望の
命令及びデータがそれぞれあった場合は、ＣＰＵコア
は、所望の命令及びデータに対して処理を施す。命令及
びデータキャッシュメモリ上に所望の命令及びデータが
なかった場合は、バスインターフェイス部（１１５７）
を介して外部メモリへアクセスを行う。

【０００８】図８に、図７に示したＴＬＢ（Ｔｒａｎｓ
ｌａｔｉｏｎ ＬｏｏｋａｓｉｄｅＢｕｆｆｅｒ）の詳
細な構成を示す。図８に一例として示すＴＬＢは、図７
の命令ＴＬＢ（１１５３）、データＴＬＢ（１１５４）
において適用される機構である。ＴＬＢとは、仮想アド
レスと物理アドレスのペアを保持しているアドレス変換
バッファである。プロセッサは仮想アドレスでページ表
をアクセスする代わりに、ＴＬＢをアクセスすることに
より高速にアドレス変換を行うことが可能である。

【０００９】次に、図８に示すダイレクトマッピング方
式のＴＬＢ（図８ではＴＬＢ２と呼んでいる）について
説明する。ダイレクトマッピング方式とは、仮想アドレ
スの一部をデコードしてエントリ選択を行い、選択され
たエントリのタグと入力論理アドレスを比較して、その
ヒットミスにより選択されたエントリのデータを出力す
る構成を備える方式をいう。

【００１０】ＴＬＢ２（１０００）は、アドレスデコー
ダ部（１００１）と、ＴＬＢタグ部（１００２）と、Ｔ
ＬＢデータ部（１００３）と、アドレス比較部（１００
４）と、データ出力部（１００５）より構成されてい
る。アドレスデコーダ部の結果により選択されたＴＬＢ
タグ部（１００２）のある行（１０１０）（以下、「タ
グ部（１０１０）」という）と、ＴＬＢデータ部のある
行（１０１１）（以下、「データ部（１０１１）」とい
う）を合わせて、ページテーブルエントリ（ＰＴＥ）と
呼んでいる。各ＰＴＥには、図６に示すページ表内のペ
ージ表エントリのコピーを持つことが可能である。通
常、ＴＬＢは、複数エントリより構成されており、近年
の大容量ＴＬＢでは６４エントリを備えるマイクロプロ
セッサも出てきている。

【００１１】図８のＴＬＢ２（１０００）において、各
ＰＴＥにあるタグ部（１０１０）は、以下の２フィール
ド（ａ）〜（ｂ）より構成されている。 （ａ）ＶＰＡ［１：１９］：Ｖｉｒｔｕａｌ Ｐａｇｅ
Ａｄｄｒｅｓｓ（仮想ページアドレス） （ｂ）ＡＳＩＤ：Ａｄｄｒｅｓｓ Ｓｐａｃｅ ＩＤ
（Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ Ｎｕｍｂｅｒ）（ア
ドレス空間ＩＤ） ＯＳは、プロセス毎にＡＳＩＤを管理することにより多
重仮想アドレス空間を実現することが可能である。

【００１２】また、各ＰＴＥ内のデータ部（１０１１）
は、以下の６フィールド（ｃ）〜（ｈ）より構成されて
いる。 （ｃ）ＰＰＡ［１：１９］：Ｐｈｙｓｉｃａｌ Ｐａｇ
ｅ Ａｄｄｒｅｓｓ（物理ページアドレス） 最小ページサイズ４ｋＢに対応した物理ページアドレス
を保持。ＭＭＵレジスタＭＰＳＺで示されるページサイ
ズに応じて、使用サイズが変更される。 ４ｋＢページ：ＰＰＡ［１：１９］全て使用 １６ｋＢページ：ＰＰＡ［１：１７］を不使用 ６４ｋＢページ：ＰＰＡ［１：１５］を不使用 （ｄ）Ｎ：Ｎｏｎ Ｃａｃｈａｂｌｅ Ａｒｅａ ｂｉ
ｔ（ノンキャッシャブルビット） ０＝キャッシング可能領域 １＝キャッシング不可領域 （ｅ）ＡＣ［０：２］：Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ
ｂｉｔｓ（アクセス制御ビット） ＡＣ［０］：０＝リードアクセス可能、１＝リードアク
セス不可 ＡＣ［１］：０＝ライトアクセス可能、１＝ライトアク
セス不可 ＡＣ［２］：０＝実行可能、１＝実行不可

【００１３】（ｆ）Ｍ：Ｍｏｄｉｆｙ ｂｉｔ（変更ビ
ット） 命令ＴＬＢにはなく、データＴＬＢにのみ存在する。 ０＝ライトアクセス未発生 １＝ライトアクセス発生 （ｇ）Ｇ：Ｇｌｏｂａｌ Ｐａｇｅ ｂｉｔ（グローバ
ル・ページビット） ０＝ローカル・ページ １＝グローバル・ページ （ｈ）Ｖ：Ｅｎｔｒｙ Ｖａｌｉｄ ｂｉｔ（有効ビッ
ト） ０＝無効エントリ １＝有効エントリ

【００１４】次に、図８に示すＴＬＢ２の動作について
説明する。まず、仮想アドレス（１０５０）が入力され
てくると、アドレスデコード部（１００１）にて、この
仮想アドレス内の仮想ページアドレスの下位アドレスを
デコードし、ＴＬＢタグ部（１００２）及びＴＬＢデー
タ部（１００３）から一つのページテーブルエントリ
（１０１０，１０１１）を選択する。選択されたページ
テーブルエントリ内のタグ部（１０１０）は、アドレス
比較器（１００４）に入力される。また、アドレス比較
器（１００４）には、仮想アドレス（１０５０）と、Ｍ
ＭＵレジスタ（１１００）内のＡＳＩＤと、選択された
ページテーブルエントリ内のデータ部（１０１１）の
Ｇ，Ｖビットが入力される。

【００１５】アドレス比較器（１００４）では、入力さ
れた仮想アドレス（１０５０）、ＭＭＵレジスタ（１１
００）内のＡＳＩＤと、タグ部（１０１０）のＶＰＡ，
ＡＳＩＤがそれぞれ比較される。ＡＳＩＤの比較はＧビ
ットが０の時のみ有効であり、全体の比較結果はＶビッ
トが１の時のみ有効である。Ｖビットが０であれば、無
条件で比較結果は不一致となる。アドレス比較器（１０
０４）で比較した結果一致したと判明（ＴＬＢヒット）
すれば、プログラムで発生したメモリアクセス先の仮想
ページに対するページ表エントリがＴＬＢ２（１００
０）に登録されていることを意味する。よって、選択さ
れたページテーブルエントリのデータ部（１０１１）の
ＰＰＡがデータ出力部（１００５）より出力される。出
力されたＰＰＡは、論理アドレス（１０５０）中のオフ
セットアドレスと結合処理（１０１４）されて、物理ア
ドレス（１０１５）として出力される。

【００１６】同時に、ヒットしたページテーブルエント
リ内のデータ部（１０１１）のＮ，ＡＣビットは、ＴＬ
Ｂ２制御部（１１０１）へ出力される。Ｎビットがセッ
ト（＝１）されていると、生成された物理アドレスでア
クセスしたデータをキャッシュメモリに登録しないよう
な処理が実行される。ＡＣビットは、生成された物理ア
ドレスを用いて実施されるアクセスに対する例外を検出
するために使用される。また、生成された物理アドレス
（１０１５）を用いて実施されるアクセスがライト処理
である場合には、物理ページが変更されたことを示して
おり、データ部（１０１１）内のＭビットをセットする
処理が実施される。通常、ＯＳは、物理ページを物理メ
モリからページアウトする場合に、Ｍビットがセットさ
れていれば物理ページの内容を２次記憶に書き戻す処理
を実施する。

【００１７】アドレス比較器（１００４）において、比
較結果が一致しなかった場合（ＴＬＢミス）は、その結
果がＴＬＢ２制御部（１１０１）に伝達される。ＴＬＢ
２制御部（１１０１）では、ＴＬＢミスに伴う例外処理
が必要であることをＣＰＵコア（１０５２）に伝達す
る。この例外発生に伴う例外処理ルーチンは、ＣＰＵコ
ア（１０５２）でソフトウェア的に処理される。すなわ
ち、ソフトウェアでは、ＴＬＢミスは仮想ページに対す
るページ表エントリがＴＬＢに登録されていないことを
意味するため、ＴＬＢミスを起こしたページ表エントリ
をＴＬＢ２へ登録するための一連の処理を行う。さら
に、メモリアクセスを再実行するために、ＴＬＢミスを
発生した命令へ戻る処理を行う。このため、ＴＬＢ２内
のＴＬＢタグ部（１００２）とＴＬＢデータ部（１００
３）は、ＣＰＵコア（１０５２）で実行されるロード／
ストア命令によりアクセス可能となっている。ストア命
令によりデータを書き込む場合は経路（１１１０）か
ら、ロード命令によりデータを読み出す場合は経路（１
１１１）により実行される。

【００１８】また、図８に示すように、ＴＬＢ２（１０
００）を制御するために、ＭＭＵレジスタ（１１００）
がある。ＭＭＵレジスタ（１１００）は、ＴＬＢタグ部
（１００２）及びＴＬＢデータ部（１００３）と同様
に、ＣＰＵコアからのロード／ストア命令によりアクセ
ス可能である。このＭＭＵレジスタ（１１００）は、命
令ＴＬＢ及びデータＴＬＢで共通して使用されるもので
ある。

【００１９】次に、図９は、図８にあるＭＭＵレジスタ
（１１００）の一例を表した図である。 ◇ＭＴＯＰ（ＭＭＵ ＴＬＢ Ｏｐｅｒａｔｉｏｎ Ｄ
ｅｓｉｇｎａｔｉｏｎＲｅｇｉｓｔｅｒ）（１２００） ＴＬＢのオペレーションを指定する。 ｂｉｔ０＜Ｐｉ＞：命令ＴＬＢ全エントリパージ ０＝ＴＬＢをパージしない １＝ＴＬＢの全エントリをパージする ｂｉｔ１＜Ｐｄ＞：データＴＬＢ全エントリパージ ０＝ＴＬＢをパージしない １＝ＴＬＢの全エントリをパージする ｂｉｔ３１＜Ｓ＞：命令ＴＬＢ及びデータＴＬＢサーチ ０＝ＴＬＢをサーチしない １＝ＭＰＶＡレジスタ内の仮想アドレスとＡＳＩＤを用
いてＴＬＢをサーチする。マッチしたＴＬＢエントリの
インデックス・アドレスをＭＩＤＸレジスタへ登録す
る。

【００２０】◇ＭＰＳＺ（ＭＭＵ Ｐａｇｅ Ｓｉｚｅ
Ｄｅｓｉｇｎａｔｉｏｎ Ｒｅｇｉｓｔｅｒ）（１２
０１） メモリのページサイズを指定する。 ｂｉｔ３０−３１＜Ｓｉｚｅ＞：ページサイズ指定 ００＝４ＫＢ Ｐａｇｅ ０１＝１６ＫＢ Ｐａｇｅ １０＝６４ＫＢ Ｐａｇｅ １１＝Ｒｅｓｅｒｖｅｄ

【００２１】◇ＭＡＳＩＤ（ＭＭＵ Ａｄｄｒｅｓｓ
Ｓｐａｃｅ ＩＤ Ｒｅｇｉｓｔｅｒ）（１２０２） オペレーティングシステムが管理するプロセスのアドレ
ス空間ＩＤを保持する。 Ｂｉｔ２４−３１＜ＡＳＩＤ＞：アドレス空間ＩＤ（８
ビット）

【００２２】◇ＭＩＥＶＡ（ＭＭＵ Ｉｎｓｔｒｕｃｔ
ｉｏｎ Ｅｘｃｅｐｔｉｏｎ Ｖｉｒｔｕａｌ Ａｄｄ
ｒｅｓｓ Ｒｅｇｉｓｔｅｒ）（１２０３） 例外を発生した命令の仮想アドレス（ページアドレス）
とＭＡＳＩＤレジスタ内アドレス空間ＩＤを保持する。 ｂｉｔ１−１９＜ＥＶＡ＞：例外仮想アドレス（ページ
アドレス） ｂｉｔ２４−３１＜ＡＳＩＤ＞：アドレス空間ＩＤ（８
ビット）

【００２３】◇ＭＤＥＶＡ（ＭＭＵ Ｏｐｅｒａｎｄ
Ｅｘｃｅｐｔｉｏｎ ＶｉｒｔｕａｌＡｄｄｒｅｓｓ
Ｒｅｇｉｓｔｅｒ）（１２０４） 例外を発生したオペランドの仮想アドレス（ページアド
レス）とＭＡＳＩＤレジスタ内アドレス空間ＩＤを保持
する。 ｂｉｔ１−１９＜ＥＶＡ＞：例外仮想アドレス（ページ
アドレス） ｂｉｔ２４−３１＜ＡＳＩＤ＞：アドレス空間ＩＤ（８
ビット）

【００２４】◇ＭＥＳＴＳ（ＭＭＵ Ｅｘｃｅｐｔｉｏ
ｎ Ｓｔａｔｕｓ Ｒｅｇｉｓｔｅｒ）（１２０５） ＭＭＵ例外を起こした要因を示す。 ｂｉｔ２７＜ＤＳ＞：オペランドストアフラグ（ストア
処理が例外を発生させた） ｂｉｔ２８＜ＤＡ＞：オペランドアクセス例外フラグ ｂｉｔ２９＜ＤＴ＞：オペランドＴＬＢミス例外フラグ ｂｉｔ３０＜ＩＡ＞：命令アクセス例外フラグ ｂｉｔ３１＜ＩＴ＞：命令ＴＬＢミス例外フラグ

【００２５】◇ＭＰＴＢ（ＭＭＵ Ｐａｇｅ Ｔａｂｌ
ｅ Ｂａｓｅ Ｒｅｇｉｓｔｅｒ）（１２０６） 現在のページ表のベースアドレスを保持する。 ｂｉｔ１−２７＜ＰＴＢａｓｅ＞：ページテーブル表ベ
ース

【００２６】◇ＭＰＶＡ（ＭＭＵ Ｐｕｒｇｅ Ｖｉｒ
ｔｕａｌ Ａｄｄｒｅｓｓ Ｒｅｇｉｓｔｅｒ）（１２
０７） ＴＬＢサーチ操作で使用される情報を保持する。 ｂｉｔ１−１９＜ＰＶＡ＞：ＴＬＢタグ部のＶＰＡと比
較されるページアドレス ＭＭＵレジスタＭＰＳＺで示されるページサイズに応じ
て、使用サイズが変更される。 ４ｋＢページ：ＰＶＡ［１：１９］全て使用 １６ｋＢページ：ＰＶＡ［１：１７］を不使用 ６４ｋＢページ：ＰＶＡ［１：１５］を不使用 ｂｉｔ２４−３１＜ＰＡＳＩＤ＞：ＴＬＢタグ部のＡＳ
ＩＤと比較されるＡＳＩＤ

【００２７】◇ＭＩＤＸ（ＭＭＵ Ｓｅａｒｃｈ Ｉｎ
ＤｅＸ Ｒｅｇｉｓｔｅｒ）（１２０８） ＴＬＢサーチ操作の結果がセットされる。 ｂｉｔ８＜Ｉ＞：ＩＴＬＢマッチ検出フラグ ｂｉｔ９−１５＜ＩＤＸＩ＞：マッチしたＩＴＬＢエン
トリのインデックス・アドレス ｂｉｔ２４＜Ｄ＞：ＤＴＬＢマッチ検出フラグ ｂｉｔ２５−３１＜ＩＤＸＤ＞：マッチしたＤＴＬＢエ
ントリのインデックス・アドレス

【００２８】以上、図８で説明したＴＬＢ２を用いた仮
想記憶方式によるアドレス変換処理は、ＣＰＵコアから
は命令フェッチとオペランドアクセスで発生する。近
年、プロセッサの処理速度の向上は目覚しく数１００Ｍ
Ｈｚで動作するものが珍しくなくなってきた。このた
め、パイプラインの１ステージにかけることができる処
理時間がますます短くなってきている。しかも、プログ
ラム実行時に使用するメモリサイズが大きくなってきて
いるため、ＭＭＵでアドレス変換効率の向上を図るため
のＴＬＢのエントリ数が増加してきている。そして、こ
のＴＬＢエントリ数増加が、マイクロプロセッサの動作
周波数向上の足かせとなってきている。

【００２９】

【発明が解決しようとする課題】そこで、この発明は、
ＴＬＢへのエントリ数を削減することによってマイクロ
プロセッサの動作周波数を向上させることを目的とす
る。

【００３０】

【課題を解決するための手段】この発明に係るメモリ管
理機構は、仮想ページを特定する仮想ページアドレスと
物理ページを特定する物理ページアドレスとを対応づけ
る複数のアドレス変換情報を格納するページ表を有する
計算機に備えられる、仮想ページアドレスと物理ページ
アドレスとを変換するメモリ管理機構において、少なく
とも一つの上記アドレス変換情報を格納する第一のアド
レス変換バッファと、上記第一のアドレス変換バッファ
よりも多くの上記アドレス変換情報を格納する第二のア
ドレス変換バッファと、上記ページ表に格納されている
アドレス変換情報を読みこみ、読みこんだアドレス変換
情報を上記第二のアドレス変換バッファへ登録すること
を制御する第二の制御部と、上記第二の制御部が上記登
録したアドレス変換情報を入力し、入力したアドレス変
換情報を上記第一のアドレス変換バッファへ登録するこ
とを制御する第一の制御部とを備えることを特徴とす
る。

【００３１】上記第二の制御部は、上記第二のアドレス
変換バッファへ新たなアドレス変換情報を登録する領域
がない場合に、既に第二のアドレス変換バッファへ登録
されているアドレス変換情報から無効にするアドレス変
換情報を選択し、上記第一の制御部へ上記選択したアド
レス変換情報を通知し、上記第一の制御部は、上記選択
したアドレス変換情報が上記第一のアドレス変換バッフ
ァに格納されているかを検索し、検索した結果、上記選
択したアドレス変換情報が格納されている場合は、上記
選択したアドレス変換情報を無効にすることを特徴とす
る。

【００３２】上記アドレス変換情報は、仮想ページアド
レスを含み、上記第一のアドレス変換バッファは、さら
に、仮想ページアドレスを入力し、上記第一のアドレス
変換バッファに格納されたアドレス変換情報に含まれる
仮想ページアドレスと入力した仮想ページアドレスとを
比較し、比較した結果から上記入力した仮想ページアド
レスが上記アドレス変換情報に含まれているかを判定す
る比較部を備えることを特徴とする。

【００３３】上記比較部は、新たに登録するアドレス変
換情報を入力し、第一のアドレス変換バッファに格納さ
れたアドレス変換情報と上記新たに登録するアドレス変
換情報とを比較して比較結果を出力し、上記第一のアド
レス変換バッファは、さらに、上記比較部から比較結果
を入力し、第一のアドレス変換バッファへ格納されてい
るアドレス変換情報によって特定される物理ページと上
記新たに登録するアドレス変換情報によって特定される
物理ページとが連続しているページであるかを判定する
マージ処理部を備えることを特徴とする。

【００３４】上記マージ処理部は、連続していると判定
した場合に、既に登録されているアドレス変換情報へ新
たに登録するアドレス変換情報を併合して一つのアドレ
ス変換情報として登録することを特徴とする。

【００３５】上記アドレス変換情報は、アドレス変換情
報によって特定される物理ページの属性の情報を含み、
上記マージ処理部は、上記新たに登録するアドレス変換
情報と既に登録されているアドレス変換情報とにそれぞ
れ含まれる物理ページの属性の情報が一致する場合に、
上記既に登録されているアドレス変換情報へ上記新たに
登録するアドレス変換情報を併合して一つのアドレス変
換情報として登録することを特徴とする。

【００３６】上記マージ処理部は、上記既に登録されて
いるアドレス変換情報へ上記新たに登録するアドレス変
換情報を併合して一つのアドレス変換情報として登録し
た場合は、上記新たに登録するアドレス変換情報に関す
る情報をマージ情報として、上記一つのアドレス変換情
報へ設定し、比較部は、上記第一のアドレス変換バッフ
ァに格納されているアドレス変換情報にマージ情報が設
定されている場合には、上記マージ情報を用いて、入力
した仮想ページアドレスが上記アドレス変換情報に含ま
れているかを判定することを特徴とする。

【００３７】上記第一のアドレス変換バッファは、複数
のアドレス変換情報を格納し、上記複数のアドレス変換
情報それぞれに対応する複数の比較部と複数のマージ処
理部とを備えることを特徴とする。

【００３８】

【発明の実施の形態】実施の形態１．この発明に係る実
施の形態１のメモリ管理機構は、ソフトウェアから扱え
る大容量ＴＬＢ２（第二のアドレス変換バッファ）の上
位階層に、ハードウェア処理する高速処理可能な小用量
ＴＬＢ１（第一のアドレス変換バッファ）を設けて、こ
のＴＬＢ１をパイプラインの１ステージ処理に組み込む
ようにしたメモリ管理機構に関するものである。

【００３９】図１に、本発明のメモリ管理機構を示す。
マイクロプロセッサの構成は、図７と同様である。図１
のＴＬＢ２（１０００）は、図８に示す従来のＴＬＢ２
と同一方式のダイレクトマッピング方式ＴＬＢである。
ＴＬＢ２（１０００）では、従来と同様に、仮想アドレ
ス（１０５０）の入力とＭＭＵレジスタ（３０）内のＡ
ＳＩＤに対してＴＬＢの検索を行う。ＴＬＢヒットした
場合は、物理アドレス（１０１５）を生成する。一方、
ＴＬＢミスした場合は、この結果がＴＬＢ２制御部（３
１）に伝達され、ＣＰＵコアに対して例外処理が発生す
る。また、ＴＬＢ２（１０００）内のＴＬＢタグ部（１
００２）とＴＬＢデータ部（１００３）は、ＣＰＵコア
（１１５２）からロード／ストア命令によりアクセス可
能であり、ストア命令時には経路（１１１０）からデー
タが入力され、ロード時には経路（１１１１）からデー
タが読み出される。ＴＬＢ２制御部（第二の制御部）
（３１）は、図８に示す従来のＴＬＢ２制御部（１１０
１）とは異なり、ＴＬＢ１制御部（第一の制御部）
（９）と信号（３３）をやり取りして制御する（この制
御に関しては後述する）。

【００４０】また、ＭＭＵレジスタ（３０）は、図９に
示す従来のＭＭＵレジスタ群と同一構成である。しか
し、ＭＭＵレジスタ（３０）は、従来のものと異なり、
ＴＬＢ１制御部（９）と信号（３２）をやり取りして制
御する。すなわち、ＴＬＢ１で検知した各種例外情報等
もＭＭＵレジスタ（３０）に反映される場合がある。

【００４１】図１のＴＬＢ１（１）は、本発明で新たに
追加したＴＬＢである。本発明のＴＬＢ１（１）は、一
例として、フルアソシアティブ方式のＴＬＢで示してい
る。フルアソシアティブ方式は、エントリ毎に比較器を
内蔵しており、仮想アドレス全てをこの比較器で比較を
行い、ＴＬＢのヒット／ミスの判定を実施する方式であ
る。ＴＬＢ１（１）の各エントリには、ＴＬＢ２（１０
００）のコピーを保持するために、ＴＬＢ２のＴＬＢタ
グ部（１００２）とＴＬＢデータ部（１００３）の一つ
のエントリ（１０１０，１０１１）と同一構成のタグ部
レジスタ（２）とデータ部レジスタ（４）を内蔵してい
る。また、エントリのマージ処理を司るマージ処理部
（３）と、比較器（５）を内蔵している。これらＴＬＢ
１（１）は、通常１セット以上のエントリを内蔵する。
ＴＬＢ１（１）の各エントリのうち、いずれかがヒット
した場合、出力制御部（６）を通してヒットしたエント
リの物理ページアドレスが出力される。物理ページアド
レスは、結合処理部（２０）によりページ内オフセット
と結合されて物理アドレスを生成する。また、ヒットし
たエントリ内のＮ，ＡＣ，Ｍビットの情報は、ＴＬＢ１
制御部（９）に転送されて例外検出等の各種処理に利用
される。

【００４２】ＴＬＢ１（１）の各エントリのうち、いず
れもヒットしなかった場合は、ＴＬＢ１ミスであること
がＴＬＢ１制御部（９）に出力されて、ＴＬＢ１（１）
の登録処理が開始される。ＴＬＢ１（１）の各エントリ
がいずれも有効なデータを保持しているため、新規デー
タを上書きする必要がある場合は、いずれのエントリに
上書きするかをＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ
Ｕｓｅｄ）制御部（８）にて判定する。また、新規デ
ータを既にＴＬＢ１のいずれかのエントリに登録してあ
るデータにマージ可能な場合は、マージ処理部（３）に
よりマージ処理が実施される。マージ処理部（３）によ
って実施されるマージ処理機構により、ＴＬＢ１は自身
のエントリ数より多い、ＴＬＢ２エントリのコピーを保
持することが可能となっている。

【００４３】ＴＬＢ１（１）の各エントリを更新するの
は、ＣＰＵコア（１１５２）のストア命令によりＴＬＢ
２（１０００）にアクセスする経路（１１１０）か、Ｔ
ＬＢ２から直接データを読み出す経路（１１１１）のい
ずれかをセレクタ（２１）により選択し、経路（２２）
によりデータを取り込む場合がある。これら新規データ
によりＴＬＢ１をアクセスするのは、以下の場合であ
る。 ・ＴＬＢ１無効化処理。 ・ＴＬＢ１マージ処理。 ・ＴＬＢ１登録処理。 ＴＬＢ１検索処理は、ＴＬＢ１に所望の仮想アドレスが
登録されているかどうかを検索する。ＴＬＢ無効化処理
は、ＴＬＢ１に既に登録されているエントリを無効化す
る。ＴＬＢマージ処理は、新規にＴＬＢ１に登録するエ
ントリがマージ可能かどうかを調査する。ＴＬＢ１登録
処理は、新規にＴＬＢ１へエントリを登録する。

【００４４】図２に、図１に示すＴＬＢ１（１）の一つ
のエントリの詳細なブロック構成を示す。２２ａは、Ｃ
ＰＵコアまたはＴＬＢ２から本エントリに入力されるア
ドレス空間ＩＤ（ＡＳＩＤ）、仮想ページアドレス（Ｖ
ＰＡ）である。２２ｂは、ＣＰＵコアまたはＴＬＢ２か
ら本エントリへ入力される物理ページアドレス（ＰＰ
Ａ），ノンキャッシャブルビット（Ｎ）、アクセス制御
ビット（ＡＣ）、変更ビット（Ｍ）、グローバルビット
（Ｇ）、有効ビット（Ｖ）である。２は本エントリ内の
タグ部レジスタであり、ＡＳＩＤとＶＰＡが格納されて
いる。４は本エントリ内のデータ部レジスタであり、Ｐ
ＰＡ，Ｎ，ＡＣ，Ｍ，Ｇ，Ｖが格納されている。

【００４５】８１はページサイズレジスタ（ＰＳＺ）で
あり、エントリマージ処理を実行した後のページサイズ
の最大値を保持している。８２は上限レジスタ（ＵＬ）
であり、ＰＳＺレジスタで示すページ範囲の中のマージ
された最上位ページを示している。８３はシフタであ
り、ＰＳＺレジスタ値を１ビット左シフトする。また、
マージ処理管理部ＭＥＲＧＥ（８０）は、比較器の結果
信号（７０〜７６）を受けて、ＰＳＺ，ＵＬレジスタの
メインテナンスを実施することにより、マージ処理を制
御する。比較器ＣＭＰ１（５０）は、外部バス２２ａか
ら入力されるＡＳＩＤと、タグ部レジスタ２のＡＳＩＤ
を比較する。但し、データ部レジスタ４のグローバルビ
ットＧが有効である時（＝１）は、比較器ＣＭＰ１の結
果は双方のＡＳＩＤの値に依らずに一致しているという
結果となる。

【００４６】比較器ＣＭＰ２（５１）は、外部バス２２
ａから入力されるＶＰＡの一部と、タグ部レジスタ２の
ＶＰＡの相当部分を比較する。比較器ＣＭＰ３（５２）
は、外部バス２２ａから入力されるＶＰＡの最大マージ
可能ページサイズに相当する下位アドレスと、タグ部レ
ジスタ２のＶＰＡの相当部分を比較する。例えば、最大
マージ可能ページサイズが１６ページである場合（以
下、最大マージ可能ページサイズは１６ページで説明す
る）には、比較器ＣＭＰ３（５２）では、ＶＰＡの下位
４ビットを比較することになる。そして、比較器ＣＭＰ
２（５１）では、比較器ＣＭＰ３（５２）で比較したア
ドレスを除く残りのＶＰＡアドレスを比較する。大小比
較器ＳＵＢ（５３）は、タグ部レジスタ２のＶＰＡの下
位４ビットと、４ビットの上限レジスタＵＬを比較し、
ＶＰＡがＵＬより小さいかどうかを判定する。

【００４７】比較器ＣＭＰ４（５４）は、外部バス２２
ｂから入力されるＰＰＡの一部と、データ部レジスタ４
のＰＰＡの相当部分を比較する。比較器ＣＭＰ５（５
５）は、外部バス２２ｂから入力されるＰＰＡの最大マ
ージ可能ページサイズに相当する４ビットの下位アドレ
スと、データ部レジスタ４のＰＰＡの相当部分を比較す
る。比較器ＣＭＰ４（５４）では、比較器ＣＭＰ５で比
較したアドレスを除く残りのＰＰＡアドレスを比較す
る。比較器ＣＭＰ６（５６）では、外部バス２２ｂから
入力されるＮ，ＡＣ，Ｍ，Ｇビットと、データ部レジス
タ４の相当するビットを比較する。

【００４８】また、比較器ＣＭＰ３（５２）、比較器Ｃ
ＭＰ５（５５）と、大小比較器ＳＵＢ（５３）では、ペ
ージサイズレジスタＰＳＺ（８１）の値に依って、比較
条件が異なってくる（これら比較条件については後で説
明する）。また、比較器ＣＭＰ１（５０），ＣＭＰ２
（５１），ＣＭＰ３（５２），ＳＵＢ（５３），ＣＭＰ
４（５４），ＣＭＰ５（５５），ＣＭＰ６（５６）の結
果（それぞれ７０，７１，７２，７３，７４，７５，７
６）は、ＴＬＢ１検索処理と、ＴＬＢ１無効化処理と、
ＴＬＢ１マージ処理で使用される。

【００４９】ＴＬＢ１検索処理と、ＴＬＢ１無効化処理
では、比較器の結果（７０，７１，７２）と、データ部
レジスタ４の有効ビットＶから、ＴＬＢがヒットかミス
かをヒット判定部（６０）で判定する。そして、ＴＬＢ
ヒットした場合は、セレクタ（６１）を介して、データ
部レジスタ４の内容を読み出す。ＴＬＢ１無効化処理
で、ＴＬＢヒットした場合は、データ部レジスタ４の有
効ビットＶを無効にする。

【００５０】ＴＬＢ１マージ処理では、比較結果（７
０，７１，７２，７３，７４，７５，７６）全てを用い
て、マージ処理が可能かどうかの判定を行なう。マージ
処理とは、既にＴＬＢ１に登録されているページのエン
トリ（被マージエントリ）へ、新規に登録するページの
エントリ（マージエントリ）のデータをまとめてしまう
処理を指している。すなわち、被マージエントリのペー
ジサイズレジスタＰＳＺと上限レジスタＵＬの内容を制
御することにより、複数のページを一つのエントリへ登
録することが可能となる。

【００５１】マージ処理は、単独の被マージエントリで
かつＶＰＡの下位４ビットが全て“０”であるエントリ
から開始される。この被マージエントリにおけるＰＳ
Ｚ，ＵＬレジスタの値は以下に示すものとなっている。 （ＰＳＺ，ＵＬ）＝（４’ｂ００００，４’ｂ０００１）：単独ページ 被マージエントリに登録されるマージされるマージエン
トリは、既に被マージエントリに登録されている最大ア
ドレスページに連続するアドレスのページである。すな
わち、被マージエントリが単独エントリである場合に
は、マージされるエントリのＶＰＡ，ＰＰＡは、被マー
ジエントリのものと下位１ビットが異なるのみである。
また、ＶＰＡ，ＰＰＡ以外のＡＳＩＤ，Ｎ，ＡＣ，Ｇビ
ットは全て一致している必要があり、かつ被マージエン
トリのＭビットは“０”でなければならない。このよう
に、単独ページに連続するページがマージヒットし、２
ページがマージされたエントリのＰＳＺ，ＵＬレジスタ
の値は、以下に示すものとなっている。 （ＰＳＺ，ＵＬ）＝（４’ｂ０００１，４’ｂ００１０）：２ページマージ

【００５２】これと同様に、３ページ以降もマージ可能
である。マージ処理時に比較するＶＰＡ，ＰＰＡの値
は、ＵＬレジスタに示す値において最上位にある“１”
より以下のビットを全て無視して、それぞれ比較器ＣＭ
Ｐ３（５２）、比較器ＣＭＰ５（５５）で比較する。ま
た、マージエントリのページが被マージエントリの次ペ
ージであることは、ＶＰＡの下位４ビットとＵＬレジス
タの値を比較器ＳＵＢ（５３）で一致が検出されること
により判定することが可能である。すなわち、ＵＬレジ
スタの値は、被マージエントリの次のページの下位４ビ
ットを保持している。３〜１６個のページが登録された
後のＰＳＺ，ＵＬレジスタの値は、以下に示すものとな
っている。

【００５３】 （ＰＳＺ，ＵＬ）＝（４’ｂ００１１，４’ｂ００１１）：３ページマージ （ＰＳＺ，ＵＬ）＝（４’ｂ００１１，４’ｂ０１００）：４ページマージ （ＰＳＺ，ＵＬ）＝（４’ｂ０１１１，４’ｂ０１０１）：５ページマージ （ＰＳＺ，ＵＬ）＝（４’ｂ０１１１，４’ｂ０１１０）：６ページマージ （ＰＳＺ，ＵＬ）＝（４’ｂ０１１１，４’ｂ０１１１）：７ページマージ （ＰＳＺ，ＵＬ）＝（４’ｂ０１１１，４’ｂ１０００）：８ページマージ （ＰＳＺ，ＵＬ）＝（４’ｂ１１１１，４’ｂ１００１）：９ページマージ （ＰＳＺ，ＵＬ）＝（４’ｂ１１１１，４’ｂ１０１０）：１０ページマージ （ＰＳＺ，ＵＬ）＝（４’ｂ１１１１，４’ｂ１０１１）：１１ページマージ （ＰＳＺ，ＵＬ）＝（４’ｂ１１１１，４’ｂ１１００）：１２ページマージ （ＰＳＺ，ＵＬ）＝（４’ｂ１１１１，４’ｂ１１０１）：１３ページマージ （ＰＳＺ，ＵＬ）＝（４’ｂ１１１１，４’ｂ１１１０）：１４ページマージ （ＰＳＺ，ＵＬ）＝（４’ｂ１１１１，４’ｂ１１１１）：１５ページマージ （ＰＳＺ，ＵＬ）＝（４’ｂ１１１１，４’ｂ００００）：１６ページマージ

【００５４】ＰＳＺレジスタの値は、マージ処理時では
なく、ＴＬＢ１検索処理時に使用する。すなわち、ＴＬ
Ｂ１検索処理時には、ＶＰＡの下位４ビットの値は、Ｐ
ＳＺレジスタで示す“１”の部分を無視して、比較器Ｃ
ＭＰ３（５２）で比較する。さらに、ＶＰＡの下位４ビ
ットとＵＬレジスタ値を比較器ＳＵＢ（５３）で比較
し、ＶＰＡの下位４ビットの値がＵＬレジスタの値より
も小さい場合に、ＴＬＢ検索により所望のページデータ
がＴＬＢに登録されていたことが示される。

【００５５】図３に、図１に示す本発明のＴＬＢ１，Ｔ
ＬＢ２を用いた物理アドレスから仮想アドレスへの変換
処理のフローチャートを示す。本アドレス変換処理機構
に仮想アドレスが入力されてくると（Ｓ１１）、まず、
この仮想アドレス等を用いてＴＬＢ１の検索を実施する
（Ｓ１２）。このＴＬＢ１検索において、ＴＬＢヒット
すれば（Ｓ１２でヒット）、所望の物理アドレス生成を
行い、目的であったアドレス変換処理が完了する（Ｓ１
３）。一方、ＴＬＢ１検索において、ＴＬＢミスすれば
（Ｓ１２でミス）、ＴＬＢ２検索を実施する（Ｓ１
４）。

【００５６】このＴＬＢ２検索において、ＴＬＢヒット
すれば（Ｓ１４でヒット）、ＴＬＢ２内のヒットしたエ
ントリデータをＳ２３〜Ｓ２８の工程によりＴＬＢ１に
格納し、Ｓ１１に戻り、再度仮想アドレスにてＴＬＢ１
検索処理を実施して（Ｓ１２）所望の物理アドレスの生
成を実施する。以下、Ｓ２３〜Ｓ２８の工程を説明す
る。ＴＬＢ２内のヒットしたエントリデータは、タグ部
及びデータ部全て読み出されて（Ｓ２３）、ＴＬＢ１へ
の格納処理に使用される。ＴＬＢ１への格納では、ま
ず、マージ処理が可能であるかどうかをチェックするた
めのＴＬＢ１検索を実施する（Ｓ２４）。この検索にお
いて、ＴＬＢ１ヒットすれば（Ｓ２４でヒット）、図２
を用いて説明したＴＬＢ１マージ処理を実施し、ＴＬＢ
１格納処理を完了する（Ｓ２５）。

【００５７】一方、ＴＬＢ１検索において、ＴＬＢミス
すれば（Ｓ２４でミス）、新規に登録可能なエントリが
ＴＬＢ１内に存在するため、ＴＬＢ１のエントリを更新
する必要のない場合は（Ｓ２６でなし）、そのままＴＬ
Ｂ１の登録を実施する（Ｓ２８）。そして、ＴＬＢ１の
エントリが全て使用されているため、あるエントリを更
新する必要がある場合は（Ｓ２６であり）、リプレース
アルゴリズム従って、ＴＬＢ１のあるエントリの更新処
理を実施する（Ｓ２７）。これら一連のＴＬＢ１格納処
理を完了する（Ｓ２８）。Ｓ２８を完了した後に、Ｓ１
１に戻り、再度ＴＬＢ１検索処理を実施して（Ｓ１
２）、所望の物理アドレス生成を行う（Ｓ１３）。

【００５８】一方、ＴＬＢ２検索において、ＴＬＢミス
すれば（Ｓ１４でミス）、例外処理によってアドレス変
換用のデータを生成し（Ｓ１５）、ソフトウェアによっ
て上記アドレス変換用のデータのアドレス変換処理を行
い（Ｓ１６）、変換したアドレスデータをＴＬＢ２へ登
録する（Ｓ１７）。次に、Ｓ１８〜Ｓ２２の工程によ
り、このデータをＴＬＢ２に格納する処理を実施する。
このＴＬＢ２への格納処理にて、ＴＬＢ２内に新規に登
録可能なエントリが存在するため、ＴＬＢ２のエントリ
を更新する必要のない場合は（Ｓ１８でなし）、そのま
まＴＬＢ２への登録処理を実施し（Ｓ２２）、Ｓ２３へ
進む。そして、ＴＬＢ２内のエントリが全て使用されて
いるため、あるエントリを更新する必要がある場合は
（Ｓ１８であり）、ソフトウェアが更新エントリを決定
してＴＬＢ２更新処理を実施する。このＴＬＢ２更新処
理の前に、更新される前のデータをＴＬＢ２から読み出
し（Ｓ１９）、ＴＬＢ１検索を実施する必要がある（Ｓ
２０）。このＴＬＢ１検索において、ＴＬＢヒットした
場合は（Ｓ２０でヒット）、ＴＬＢ２の更新前データが
ＴＬＢ１にも存在したことを意味するため、このヒット
したエントリを無効化する必要がある（Ｓ２１）。

【００５９】一方、ＴＬＢ１検索において、ＴＬＢミス
した場合には（Ｓ２０でミス）、ＴＬＢ１においては特
に何もする必要はなく、ＴＬＢ２の登録処理に進む（Ｓ
２２）。以上、ＴＬＢ１，ＴＬＢ２を用いた仮想アドレ
スから物理へのアドレス変換手順についてフローチャー
トを用いて説明した。この実施の形態において、一例と
して示すアドレスバッファ機構は、これらアドレス変換
処理のうち、ソフトウェア処理で行うのはＴＬＢ２検索
でミスして例外発生した後のアドレス変換処理及び登録
処理のみであり、他の処理は全てハードウェアで処理す
るための制御機構を備えている。これら制御機構によ
り、ソフトウェアは、ＴＬＢ１を意識することなく、Ｔ
ＬＢ２のメインテナンス処理のみを実施していればよ
い。

【００６０】図４に、図１に示す本発明のＴＬＢ１，Ｔ
ＬＢ２を用いて実施する物理アドレスから仮想アドレス
への変換処理のタイミングチャートを示す。最上段のタ
イミングチャートは、ＴＬＢ１がヒットした場合のもの
である。真中のタイミングチャートは、ＴＬＢ１がミス
し、かつ、ＴＬＢ２がヒットした場合のものである。そ
して、最下段のタイミングチャートは、ＴＬＢ１がミス
し、かつ、ＴＬＢ２もミスした場合のものである。これ
らＴＬＢ１，ＴＬＢ２は、いずれもオペランドアクセス
用のものである。命令フェッチ用のＴＬＢ１，ＴＬＢ２
も別途備えているけれども、本説明では必ずヒットする
と仮定している。

【００６１】本発明のマイクロプロセッサは、５段のパ
イプラインステージより構成されるＣＰＵコアを内蔵し
ている。これらパイプラインステージは、命令フェッチ
を行うＩＦステージと、命令デコードを行うＤステージ
と、命令実行を行うＥステージと、オペランドアクセス
を行うＭステージと、そして、命令実行結果を格納する
Ｗステージである。

【００６２】最上段のもののようにＴＬＢ１がヒットし
た場合は、ＴＬＢ１アクセスは１クロックサイクル内に
完了するため、パイプライン処理が乱れることなく、５
クロックサイクルで１命令の実行が完了する。これに対
して真中のもののように、ＴＬＢ１がミスしＴＬＢ２が
ヒットした場合、ヒットしたＴＬＢ２エントリのデータ
をＴＬＢ１にマージ、あるいは、登録し（検索を含めて
２クロックサイクル：ＣＫ４−ＣＫ５）、再度ＴＬＢ１
検索を実施する（ＣＫ６）のに、３クロックサイクル余
分にかかることになる。

【００６３】さらに、最下段のもののように、ＴＬＢ
１，ＴＬＢ２いずれもミスした場合には、ＣＫ４に示す
例外処理が複数クロックサイクルかかり、例外処理で生
成したアドレス変換用のデータをＴＬＢ２に登録し（Ｃ
Ｋ５）、その後、ＴＬＢ１への格納処理に３クロックサ
イクルかかることになる。また、図１０は、図８に一例
として示すＴＬＢ２を用いて、実施した仮想アドレス空
間から物理アドレス空間へのマッピングの一例を示す。
図４と図１０に示すように、図４では、図１０に比べ、
１サイクルの時間が短くなっている。従って、ＴＬＢ１
を用いることにより、パイプラインステージの各ステー
ジに要する時間を短縮することが可能になる。

【００６４】前述した命令フェッチ用のＴＬＢ１，ＴＬ
Ｂ２によるアドレス変換処理においてミスが発生した場
合も、オペランドアクセス処理と同様な処理サイクル数
がかかる。図５に、図１に示す本発明のＴＬＢ１，ＴＬ
Ｂ２を用いて実施した仮想アドレス空間から物理アドレ
ス空間へのマッピングの一例を示す。仮想アドレス空間
（９０）上の連続する６ページＶＰＴ１，ＶＰＴ２，Ｖ
ＰＴ３，ＶＰＴ４，ＶＰＴ５，ＶＰＴ６は、物理アドレ
ス空間（９１）上ではそれぞれＰＰＴ１，ＰＰＴ２，Ｐ
ＰＴ３，ＰＰＴ４，ＰＰＴ５，ＰＰＴ６へマッピングさ
れている。これら物理アドレス空間上の６個のページの
うち、ページＰＰＴ１，ＰＰＴ２，ＰＰＴ３の３ページ
は連続するページであり、その空間属性はいずれも等し
い。これら連続する３ページのアドレス変換情報をＴＬ
Ｂ２（１０００）に登録した場合には３エントリ必要と
なるのに対して、ＴＬＢ１（１）に登録した場合、これ
ら３ページをマージすることが可能（もちろん前述した
ように、マージするための条件を満たす必要がある）で
あるため、１エントリのみの使用で済む可能性がある。

【００６５】以上述べてきたように、本発明のアドレス
変換機構では、小容量ではあるが高速アドレス変換可能
なＴＬＢ１と、比較的大容量なＴＬＢ２とを組み合わせ
ることにより、アドレス変換処理によって生じるＣＰＵ
コアのパイプライン処理の速度的ペナルティを最小限に
抑えることが可能となった。また、ＴＬＢ１にエントリ
マージ機構を組み込むことにより、ＴＬＢミスによるペ
ナルティも抑えることが可能となっている。

【００６６】以上のように、このメモリ管理機構は、仮
想ページアドレスとページ内オフセット値より構成され
る仮想アドレスで参照する空間上に配置されたプログラ
ムに従ってデータを処理する中央演算処理装置と、該仮
想アドレスの仮想ページアドレスを物理ページアドレス
に置き換えた物理アドレスで参照される空間上に、該プ
ログラムと該データを格納する主記憶装置から構成され
る計算機システムであって、該仮想ページアドレスで特
定されるページと、該物理ページアドレスで特定される
ページ間のアドレス変換を高速に行うために、該アドレ
ス変換情報を管理しているページ表エントリを登録可能
な第一のアドレス変換バッファと（ＴＬＢ１）、第一の
アドレス変換バッファより大容量の第二のアドレス変換
バッファ（ＴＬＢ２）を備え、最新のアドレス変換リク
エストアドレスに対するアドレス変換情報が、該中央演
算処理装置か該第二のアドレス変換バッファに書き込ま
れた後に、該第一のアドレス変換バッファにも書き込む
ように制御する制御手段を具備し、該アドレス変換リク
エストに対して、より高速なアドレス変換処理が可能な
第一のアドレス変換バッファでアドレス変換処理を行う
ことを特徴とする。

【００６７】また、上記第二のアドレス変換バッファに
新アドレス変換情報を登録する時に、既に登録されてい
る旧アドレス変換情報を削除する必要がある場合は、該
旧アドレス変換情報が上記第一のアドレス変換バッファ
にも存在するかどうかを検索し、存在する場合は該第一
のアドレス変換バッファから該旧アドレス変換情報を削
除するように制御する制御手段（ＴＬＢ１制御部）を備
える。

【００６８】上記第一のアドレス変換バッファに新アド
レス変換情報を登録する時に、該新アドレス変換情報が
示す仮想及び物理ページが、既に登録されている旧アド
レス変換情報が示す仮想及び物理ページに連続するペー
ジであることを調査し、該新アドレス変換情報が示す各
種ページ属性が、既に登録されている該旧アドレス変換
情報が示す各種ページ属性が同一であることを調査する
制御手段（マージ処理部）とを備える。

【００６９】さらに、マージ処理部は、新アドレス変換
情報に示すページが、既に登録されている旧アドレス変
換情報に示すページに対して、仮想アドレス空間上にお
いても物理アドレス空間上においても連続しており、か
つ同一の空間属性を備えることが判明した時に、該新ア
ドレス変換情報と該旧アドレス変換情報を一つのアドレ
ス変換情報として併合して登録するように制御する。

【００７０】また、第一のアドレス変換バッファにおい
て、新及び旧アドレス変換情報を併合して登録した後
に、さらにアドレス変換リクエスト処理を行った時に、
該併合アドレス変換情報によりアドレス変換処理が実行
される制御手段（比較部）を備える。

【００７１】

【発明の効果】この発明のメモリ管理機構によれば、小
容量ではあるが高速アドレス変換可能なＴＬＢ１と、比
較的大容量なＴＬＢ２とを組み合わせることにより、ア
ドレス変換処理によって生じるＣＰＵコアのパイプライ
ン処理の速度的ペナルティを最小限に抑えることが可能
となった。

【００７２】またＴＬＢ１にマージ処理機構を組み込む
ことにより、ＴＬＢミスによるペナルティも抑えること
が可能となっている。

【００７３】またＴＬＢ１にマージ処理機構を組み込む
ことにより、少ない容量のアドレス変換バッファへより
多くのアドレス変換情報を格納することができる。

【００７４】また、ＴＬＢ１にマージ処理によって併合
されたアドレス変換情報を検索する比較部を備えること
により、少ないアドレス変換情報で検索可能な仮想ペー
ジアドレスを増やすことができる。

【図面の簡単な説明】

【図１】 実施の形態１のメモリ管理機構の構成の一例
を表した図。

【図２】 実施の形態１のＴＬＢ２の構成の一例を表し
た図。

【図３】 実施の形態１のＴＬＢ１とＴＬＢ２を用いた
アドレス変換処理の動作の一例を表した図。

【図４】 実施の形態１のＴＬＢ１とＴＬＢ２を用いた
アドレス変換処理のタイミングチャートの一例を表した
図。

【図５】 実施の形態１のＴＬＢ１とＴＬＢ２を用いた
アドレス変換処理のマッピングの一例を表した図。

【図６】 従来の仮想記憶方式におけるアドレス変換の
一例を表した図。

【図７】 従来のメモリ管理機構を内蔵したマイクロプ
ロセッサの一例を表した図。

【図８】 従来のＴＬＢの一例を表した図。

【図９】 ＭＭＵレジスタの詳細の一例を表した図。

【図１０】 従来のＴＬＢを用いたアドレス変換処理の
タイミングチャートの一例を表した図。

【符号の説明】

１ ＴＬＢ１、２ タグ部レジスタ、３ マージ処理
部、４ データ部レジスタ、５ 比較器、６ 出力制御
部、８ ＬＲＵ制御部、９ ＴＬＢ１制御部、２０ 結
合処理部、２２ａ 外部から入力されるタグ部レジス
タ、２２ｂ 外部から入力されるデータ部レジスタ、５
０ 比較器ＣＭＰ１、５１ 比較器ＣＭＰ２、５２ 比
較器ＣＭＰ３、５３ 大小比較器ＳＵＢ、５４ 比較器
ＣＭＰ４、５５ 比較器ＣＭＰ５、５６ 比較器ＣＭＰ
６、６０ ヒット判定部、６１ セレクタ、８０ マー
ジ処理管理部ＭＥＲＧＥ、８１ ページサイズレジスタ
（ＰＳＺ）、８２ 上限レジスタ（ＵＬ）、８３ シフ
タ、１０００ ＴＬＢ２、１００１ アドレスデコーダ
部、１００２ ＴＬＢタグ部、１００３ ＴＬＢデータ
部、１００４ アドレス比較部、１００５ データ出力
部、１０１０ タグ部、１０５０ 仮想アドレス、１０
５１ 上位フィールド、１０５２ 下位フィールド、１
０５３ 加算器、１０５４ ページ表ベース、１０５５
ページ表限界、１０５７ ページ表エントリ、１０６
０ 物理アドレス、１１００ ＭＭＵレジスタ、１１５
０ マイクロプロセッサ、１１５２ ＣＰＵコア、１１
５３ 命令ＴＬＢ、１１５４ データＴＬＢ、１１５５
命令キャッシュメモリ、１１５６データキャッシュメ
モリ、１１５７ バスインターフェイス部、１１６０
パイプラインステージ、１１６１ メモリ管理部。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 仮想ページを特定する仮想ページアドレ
   スと物理ページを特定する物理ページアドレスとを対応
   づける複数のアドレス変換情報を格納するページ表を有
   する計算機に備えられる、仮想ページアドレスと物理ペ
   ージアドレスとを変換するメモリ管理機構において、 少なくとも一つの上記アドレス変換情報を格納する第一
   のアドレス変換バッファと、 上記第一のアドレス変換バッファよりも多くの上記アド
   レス変換情報を格納する第二のアドレス変換バッファ
   と、 上記ページ表に格納されているアドレス変換情報を読み
   こみ、読みこんだアドレス変換情報を上記第二のアドレ
   ス変換バッファへ登録することを制御する第二の制御部
   と、 上記第二の制御部が上記登録したアドレス変換情報を入
   力し、入力したアドレス変換情報を上記第一のアドレス
   変換バッファへ登録することを制御する第一の制御部と
   を備えることを特徴とするメモリ管理機構。
2. 【請求項２】 上記第二の制御部は、上記第二のアドレ
   ス変換バッファへ新たなアドレス変換情報を登録する領
   域がない場合に、既に第二のアドレス変換バッファへ登
   録されているアドレス変換情報から無効にするアドレス
   変換情報を選択し、上記第一の制御部へ上記選択したア
   ドレス変換情報を通知し、 上記第一の制御部は、上記選択したアドレス変換情報が
   上記第一のアドレス変換バッファに格納されているかを
   検索し、検索した結果、上記選択したアドレス変換情報
   が格納されている場合は、上記選択したアドレス変換情
   報を無効にすることを特徴とする請求項１記載のメモリ
   管理機構。
3. 【請求項３】 上記アドレス変換情報は、仮想ページア
   ドレスを含み、 上記第一のアドレス変換バッファは、さらに、仮想ペー
   ジアドレスを入力し、 上記第一のアドレス変換バッファに格納されたアドレス
   変換情報に含まれる仮想ページアドレスと入力した仮想
   ページアドレスとを比較し、比較した結果から上記入力
   した仮想ページアドレスが上記アドレス変換情報に含ま
   れているかを判定する比較部を備えることを特徴とする
   請求項１または２記載のメモリ管理機構。
4. 【請求項４】 上記比較部は、新たに登録するアドレス
   変換情報を入力し、第一のアドレス変換バッファに格納
   されたアドレス変換情報と上記新たに登録するアドレス
   変換情報とを比較して比較結果を出力し、 上記第一のアドレス変換バッファは、さらに、上記比較
   部から比較結果を入力し、第一のアドレス変換バッファ
   へ格納されているアドレス変換情報によって特定される
   物理ページと上記新たに登録するアドレス変換情報によ
   って特定される物理ページとが連続しているページであ
   るかを判定するマージ処理部を備えることを特徴とする
   請求項３記載のメモリ管理機構。
5. 【請求項５】 上記マージ処理部は、連続していると判
   定した場合に、既に登録されているアドレス変換情報へ
   新たに登録するアドレス変換情報を併合して一つのアド
   レス変換情報として登録することを特徴とする請求項４
   記載のメモリ管理機構。
6. 【請求項６】 上記アドレス変換情報は、アドレス変換
   情報によって特定される物理ページの属性の情報を含
   み、 上記マージ処理部は、上記新たに登録するアドレス変換
   情報と既に登録されているアドレス変換情報とにそれぞ
   れ含まれる物理ページの属性の情報が一致する場合に、
   上記既に登録されているアドレス変換情報へ上記新たに
   登録するアドレス変換情報を併合して一つのアドレス変
   換情報として登録することを特徴とする請求項５記載の
   メモリ管理機構。
7. 【請求項７】 上記マージ処理部は、上記既に登録され
   ているアドレス変換情報へ上記新たに登録するアドレス
   変換情報を併合して一つのアドレス変換情報として登録
   した場合は、上記新たに登録するアドレス変換情報に関
   する情報をマージ情報として、上記一つのアドレス変換
   情報へ設定し、 比較部は、上記第一のアドレス変換バッファに格納され
   ているアドレス変換情報にマージ情報が設定されている
   場合には、上記マージ情報を用いて、入力した仮想ペー
   ジアドレスが上記アドレス変換情報に含まれているかを
   判定することを特徴とする請求項６記載のメモリ管理機
   構。
8. 【請求項８】 上記第一のアドレス変換バッファは、複
   数のアドレス変換情報を格納し、上記複数のアドレス変
   換情報それぞれに対応する複数の比較部と複数のマージ
   処理部とを備えることを特徴とする請求項４から７いず
   れかに記載のメモリ管理機構。