JPH02183847A - キャッシュメモリパージ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １五立夏 本発明はキャッシュメモリパージ制御回路に関する。

従Ｊす１街 従来、キャッシュメモリパージ制御回路としては、第２
図に示すように、１個のアドレスアレイ１に対して図示
せぬｃｐｕ　＜中央処理装置）からのアクセスアドレス
とパージアドレスとをセレクタ２で切換えて供給するも
のや、第３図に示すように、アドレスアレイ１以外にパ
ージ用のパージ検索用アドレスアレイ１０を設けたもの
がある。

第２図に示すキャッシュメモリパージ制御回路では、通
常、ＣＰＵがキャッシュメモリ（図示せず）をアクセス
する場合、信号線１０１を介して入力されたＣＰＵから
のアクセスアドレスがセレクタ２および信号線１０３を
経由してアドレスアレイ１に供給され、ＣＰＵによりア
クセスされるデータがキャッシュメモリ内に存在するか
否かが検索される、また、アドレスアレイ１にはキャッ
シュメモリ内に存在するデータに対応するアドレスが保
持されている。

一方、図示せぬ主記憶装置におけるデータの更新はメモ
リバス１００を介してメモリバス監視回路６により監視
されており、メモリバス監視回路６によりデータの更新
が検出されると、メモリバス監視図Ｍ６から信号ｆｆｌ
　７１２を介してパージ制御回路８にパージ要求が出力
される。

この場合、パージ制御回路８はＣＰＵがアドレスアレイ
１を使用中でないことを確認すると、信号線１１０を介
して制御信号をセレクタ２に出力し、セレクタ２におい
てＣＰＵからのアクセスアドレスがパージアドレス（主
記憶装置においてデータの更新が行われたアドレス）に
切換えられるよう制御し、このパージアドレスを信号線
１０３を介してアドレスアレイ１に供給する。

このとき、パージ制御回路８は信号線１１１を介してア
ドレスアレイ１にパージアドレスによるパージを指示す
る。アドレスアレイ１ではこのパージの指示によりパー
ジアドレスに対応するアドレスが存在すればそのアドレ
スを無効化し、パージアドレスに対応するアドレスが存
在しなければ何もしない。

尚、ＣＰＵはパージ制御回路８がパージ動作をしている
間、キャッシュメモリをアクセスすることはできない。

第３図に示すキャシュメモリパージ制御回路では、ＣＰ
Ｕがキャッシュメモリをアクセスする場合に該当するデ
ータがキャッシュメモリ内に存在するか否かを検索する
ためのアドレスアレイ１と、メモリバス１００上で主記
憶装置でのデータの更新が検出された場合に更新された
データがキャッシュメモリ内に存在するか否かを検索す
るためのパージ検索用アドレスアレイ１０とが設けられ
ている。

これらアドレスアレイ１およびパージ検索用アドレスア
レイ１０は常に同じ内容となるように制御されている。

メモリバス監視回路６により主記憶装置におけるデータ
の更新が検出され、メモリバス監視回路６から信号線１
１２を介してパージ制御口＃１１１にパージ要求が出力
されると、パージ制御回路１１は信号線１１５を介して
制御信号をセレクタ９に出力し、セレクタ９および信号
線１１３を介してパージ検索用アドレスアレイ１０にパ
ージアドレスを供給するよう制御する。

すなわち、パージ制御回路１１はパージ検索用アドレス
アレイ１０にパージアドレスを供給して、このパージア
ドレスに対応するデータがキャッシュメモリ内に存在す
るか否かを調べる。

信号線１１４を介してパージ制御口８１１にパージアド
レスに対応するデータがキャッシュメモリ内に存在する
ことが報告されると、パージ制御回路１１は信号線１１
１，１１６を介してアドレスアレイ１およびパージ検索
用アドレスアレイ１０にパージ実行要求を出力する。

これにより、アドレスアレイ１およびパージ検索用アド
レスアレイ１０においてはパージアドレスに対応するア
ドレスが無効化される。

また、パージ制御回路１１にパージアドレスに対応する
データがキャッシュメモリ内に存在しないことが報告さ
れると、パージ制御回路１１では何もせず、パージのた
めにアドレスアレイ１が使用されることはない。

このような従来のキャッシュメモリパージ制御回路では
、１個のアドレスアレイ１に対してＣＰｔＪからのアク
セスアドレスとパージアドレスとをセレクタ２で切換え
て供給するものの場合、池のプロセッサから主記憶装置
への書込みが行われる毎に、パージのためにアドレスア
レイ１が使用されるので、この間ＣＰＵからのアクセス
が待たされるという欠点がある。

また、アドレスアレイ１以外にパージ用のパージ検索用
アドレスアレイ１０を設けたものの場合、ハードウェア
量が２倍以上になるとともに、アドレスアレイ１の内容
とパージ検索用アドレスアレイ１０の内容とを常に一致
させなければならないため、制御回路が複雑になるとい
う欠点がある。

１肌塁旦預 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、ハードウェア量を増大させることなく、
ＣＰＵによるアドレスアレイの使用を妨げる確率を低減
させることができるキャッシュメモリパージ制御回路の
提供を目的とする。

九吸例璽蕪 本発明によるキャッシュメモリパージ制御回路は、主記
憶装置において更新されたデータがキャッシュメモリに
存在するとき、前記キャッシュメモリ内の該データを無
効化するためのパージ要求を実行するキャッシュメモリ
パージ制御回路であって、実行された前記パージ要求の
パージアドレスを格納する格納手段と、前記格納手段に
格納されたパージアドレスと次パージ要求のパージアド
レスとを比較する比較手段と、前記格納手段に格納され
たパージアドレスが前記パージ要求の実行により有効と
なっているか、前記キャッシュメモリの書替えにより無
効となっているかを示すパージ有効情報を保持する保持
手段と、前記比較手段の比較結果および前記保持手段に
保持された前記パージ有効情報に応じて前記次パージ要
求を実行するか否かを制御する手段とを有することを特
徴とする。

火崖ヨ 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る６図において、アドレスアレイ１にはキャッシュメモ
リのデータアレイ（図示せず）に格納されたデータに対
応するアドレスが記憶され、アドレスアレイ１の１エン
トリに対して複数語の連続するデータからなる１データ
ブロツクか対応している。

また、アドレスアレイ１には外部からアドレスが供給さ
れ、そのアドレスに対してパージ要求があった場合には
、そのアドレスに対応するデータブロックがキャッシュ
メモリ内に存在するときに、そのアドレスに対応するエ
ントリを無効にする機能か設けられている。

セレクタ２は信号線１０１を介して入力されるＣＰＵ（
図示せず）からのアクセスアドレスと、信号線１０２を
介して入力されるパージアドレスラッチ３からのパージ
アドレスとを信号線１１０を介して入力されるパージ制
御回路７からの制御信号によって切換え、信号線１０３
を介してアドレスアレイ１に該アドレスを供給する。

パージアドレスラッチ３はメモリバス１００上のアドレ
ス（パージアドレス）を信号＠１０８を介して入力され
るパージ制御回路７からのラッチ制御信号によりラッチ
し、ラッチしたパージアドレスを信号線１０２を介して
セレクタ２およびコンパレータ４に送出する。

コンパレータ４はパージアドレスラッチ３にラッチされ
たパージアドレスと、現在メモリバス１００上にある主
記憶アクセスアドレスとを比較し、その比較結果をアド
レス比較結果信号として信号線１０４を介してパージ制
御回路７に出力し、それらのアドレスが一致したか否か
をパージ制御回路７に報告する。

■ビットレジスタ５にはパージアドレスラッチ３に格納
されたアドレスが有効であることを示す情報がパージ制
御回路７から１工号線１０９を介してセットされるｌビ
ットのレジスタで、セットされた内容は信号ｆｉ１０５
を介してパージ制御回路７に報告される。

すなわち、■ビットレジスタ５から信号線１０５を介し
てパージ制御回路７に“１゛°が出力されるときにはパ
ージアドレスラッチ３に格納されたアドレスが有効であ
ることを示し、パージ制御回路７に“０″が出力される
ときにはパージアドレスラッチ３に格納されたアドレス
が無効であることを示している。

したがって、Ｖビットレジスタ５には初期値として“０
”がセットされており、１度パージが実行されると、パ
ージ制御回路７からＶビットレジスタらに“１″がセッ
トされる。

また、ＣＰＵによるアドレスアレイ１へのアクセスにお
いてキャッシュミスとなり、主記憶装置からのデータブ
ロックによりキャッシュメモリが書換えられたときに、
そのアドレスとパージアドレスラッチ３にラッチされて
いるパージアドレスとか一致すると、パージ制御回路７
からＶビットレジスタ５に“０”がセットされる。

メモリバス監視回路６は常時メモリバス１００の状態を
監視し、池のプロセッサが主記憶装置に書込みを行った
ことを検出すると、信号線１０６を介してパージ制御回
路７にパージ要求を出力する。

また、メモリバス監視回路６はＣＰＵからキャッシュメ
モリへのアクセスがキャッシュミスとなることにより、
主記憶装置から読出されたデータブロックによってキャ
ッシュメモリが書換えられたことを検出すると、信号線
１０７を介してパージ制御回路７にＶビットレジスタ５
の書換え要求を出力する。

パージ制御口１７はメモリバス監視回路６からのパージ
要求またはＶビットレジスタ５の書換え要求により起動
され、パージの実行制御およびＶビットレジスタ５の内
容の書換え制御を行う。

パージ制御回路７はメモリバス監視回路６から信号線１
０６を介してパージ要求を受取ると、コンパレータ４か
らのアドレス比較結果信号が一致を示し、かつＶビット
レジスタ５からのｖビットレジスタ出力が有効を示すと
きには何ら行わない。

また、コンパレータ４からのアドレス比較結果信号か不
一致を示すか、あるいはＶビットレジスタ５からのＶビ
ットレジスタ出力が無効を示すときには、パージ制御回
路７はパージアドレスラッチ３にラッチ制御信号を出力
し、パージアドレスラッチ３に現在メモリバス１００上
にあるアドレスをラッチさせる。

さらに、パージ制御回路７は信号線１０９を介してＶビ
ットレジスタ５に“１”をセットするとともに、セレク
タ２に信号線１１０を介して制御信号を出力し、セレク
タ２においてＣＰＵからのアクセスアドレスからパージ
アドレスラッチ３からのパージアドレスに切換えてアド
レスアレイ１に供給するよう制御する。

その後に、パージ制御回路７は信号線１１１を介してパ
ージ実行要求をアドレスアレイ１に出力する。

パージ制御回路７はメモリバス監視回路６から信号線１
０７を介してＶビットレジスタ５の書換え要求を受取る
と、コンパレータ４からのアドレス比較結果信号が一致
を示していれば、すなわちパージアドレスラッチ３から
のパージアドレスと、メモリバス１００上の主記憶アク
セスアドレスとが一致すれば、パージアドレスラッチ３
にラッチされたパージアドレスに該当するキャッシュメ
モリのデータか主記憶装置からのデータブロックにより
書換えられたとしてＶビットレジスタ５に“ＯＨをセッ
トする。また、コンパレータ４からのアドレス比較結果
信号が不一致を示していれば、パージ制御口ｌ？８７は
同もしない。

したがって、主記憶装置のデータの更新が行われたとき
のアドレスがパージアドレスラッチ３のパージアドレス
と一致し、かつパージアドレスラッチ３のパージアドレ
スによりパージが行われていることを示すＶビットレジ
スタ５に′１′″がセットされていれば、このアドレス
によるパージが既に行われているとして、アドレスアレ
イｌをパージのために使用しないので、パージのために
アドレスアレイ１を使用する頻度を少なくすることがで
きる。

よって、ＣＰＵによるアドレスアレイの使用を妨げる確
率を低減することができる。特に、主記憶装置の連続す
るアドレスへの書込みを行うプロセッサが接続されてい
る場合には、上記の効果か期待できる。

また、第３図に示す従来例のように、ＣＰＵのアクセス
用のアドレスアレイ１とパージ検索用アドレスアレイ１
０とが設けられた場合よりも、簡単な回路でパージを効
率よく行うことができる。

よって、ハードウェア量を増大させることはない。

このように、パージアドレスラッチ３にラッチされたパ
ージアドレスと、現在メモリバス１００上にあるアドレ
スとの一致がコンパレータ４で検出され、■ビットレジ
スタ５に保持された有効情報がパージアドレスラッチ３
にラッチされたパージアドレスにより既にパージ要求が
実行されていることを示すとき、メモリバス１００上に
あるアドレスによるパージ要求を実行しないようにする
ことによって、ハードウェア址を増大させることなく、
ＣＰＵによるアドレスアレイの使用を妨げる確率を低減
させることができる。

几肌五皇１ 以上説明したように本発明によれば、実行されたパージ
要求のパージアドレスと次パージ要求のパージアドレス
との比較結果と、実行されたパージ要求のパージアドレ
スが該パージ要求の実行により有効となっているか、キ
ャッシュメモリの書替えにより無効となっているかを示
すパージ有効情報とに応じて次パージ要求を実行するか
否かを制御するようにすることによって、ハードウェア
量を増大させることなく、ＣＰＬＪによるアドレスアレ
イの使用を妨げる確率を低減させることができるという
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図および第３図は従来例の構成を示すブロック図であ
る。 主要部分の符号の説明 １・・・・・・アドレスアレイ ２・・・・・・セレクタ ３・・・・・・パージアドレスラッチ ４・・・・・・コンパレータ ５・・・・・・Ｖビットレジスタ ６・・・・・・メモリバス監視回路 ７・・・・・・パージ制御回路 出順人　日本電気株式会社

Claims (1)

【特許請求の範囲】
1. （１）主記憶装置において更新されたデータがキャッシ
   ュメモリに存在するとき、前記キャッシュメモリ内の該
   データを無効化するためのパージ要求を実行するキャッ
   シュメモリパージ制御回路であって、実行された前記パ
   ージ要求のパージアドレスを格納する格納手段と、前記
   格納手段に格納されたパージアドレスと次パージ要求の
   パージアドレスとを比較する比較手段と、前記格納手段
   に格納されたパージアドレスが前記パージ要求の実行に
   より有効となっているか、前記キャッシュメモリの書替
   えにより無効となっているかを示すパージ有効情報を保
   持する保持手段と、前記比較手段の比較結果および前記
   保持手段に保持された前記パージ有効情報に応じて前記
   次パージ要求を実行するか否かを制御する手段とを有す
   ることを特徴とするキャッシュメモリパージ制御回路。