JPH04239944A - キャッシュロック方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュメモリを有
する情報処理装置におけるキャッシュロック方式に関す
るものである。

【０００２】

【従来の技術】キャッシュメモリはＣＰＵと主記憶の間
にあり、ＣＰＵが主記憶からデータを読みだしたり主記
憶に書き込むときの処理を高速化するのに用いられる。 しかし、一般にキャッシュメモリは主記憶より容量が小
さいため、主記憶のデータをすべてキャッシュメモリに
格納することはできない。そのため、必ずしもＣＰＵの
要求したデータがキャッシュメモリに存在するとは限ら
ないので、必ずしも高速に供給できるとは限らない。

【０００３】リアルタイム処理は要求された処理を一定
時間内に終了することを保証しなければならない。キャ
ッシュメモリを有する情報処理装置でリアルタイム処理
を行なう場合、要求された処理で使用するデータが必ず
しもキャッシュメモリに存在しており、高速に供給でき
るとは限らないので、そのデータがキャッシュメモリに
存在していることを前提にすることはできない。

【０００４】また、キャッシュメモリの容量は主記憶よ
り小さいので、キャッシュメモリに存在している使用頻
度の多いデータが使用頻度の少ないデータで置き換わっ
てしまうことがある。使用頻度の多いデータは再びキャ
ッシュメモリに格納されるので、主記憶からキャッシュ
メモリへのデータの転送の頻度が増加することがある。

【０００５】上記したことを解決するために高速に供給
されるべきデータや使用頻度の多いデータがキャッシュ
メモリに存在するときにキャッシュメモリの内容の更新
が行なわれないようにするキャッシュロック方式がある
。

【０００６】従来のキャッシュロック方式を用いた情報
処理装置の構成概略図を図５に示す。図５において、１
はＣＰＵ、２は各エントリに有効ビットとタグ情報と物
理アドレスの上位部に持つアドレス変換装置、３は各エ
ントリに有効ビットとタグ情報とデータを持つキャッシ
ュメモリ、４は主記憶、１０は比較回路、２０は制御回
路、３０，３１，３２はゲート回路、４０はセレクタ回
路、５０はキャッシュロックビットを持つコントロール
レジスタである。

【０００７】この従来の回路はコントロールレジスタ５
０のキャッシュロックビットをセットすると、キャッシ
ュメモリ３の各エントリの更新が行なわれなくなる。つ
まり、キャッシュメモリ３に高速に供給されるべきデー
タや使用頻度の多いデータがキャッシュメモリ３に存在
している時点でコントロールレジスタ５０のキャッシュ
ロックビットをセットすることにより、キャッシュメモ
リ３に存在する必要のあるデータをキャッシュメモリ３
に存在させ続けることができる。

【０００８】

【発明が解決しようとする課題】このような従来のキャ
ッシュロック方式を用いた情報処理装置はキャッシュメ
モリ３に存在する必要のあるデータと存在しなくてよい
データが主記憶４に混在する場合、キャッシュメモリ３
に存在する必要のあるデータのみがキャッシュメモリ３
に存在することを保証する手段がない。すなわち、キャ
ッシュメモリ３に存在しなくてもよいデータがキャッシ
ュメモリ３に格納してされている場合やキャッシュメモ
リ３に存在する必要のあるデータがまだキャッシュメモ
リ３に格納されていない場合にキャッシュロックビット
をセットすると、キャッシュロック方式の効率が悪い。

【０００９】また、キャッシュロック状態のとき、キャ
ッシュメモリ３を完全に更新できないようにすると、一
連のアクセスで選択されたキャッシュメモリ３のエント
リにおいて、そのエントリに格納されているデータより
優先的にキャッシュメモリ３に存在する必要のあるデー
タを同じエントリに格納するとき、後者のデータはキャ
ッシュメモリに格納されないので不都合である。

【００１０】本発明は上記したような問題を解決するも
のであり、キャッシュメモリに存在する必要のあるデー
タのみをキャッシュメモリに格納することを保証するキ
ャッシュロック方式を提供することを目的とするもので
ある。

【００１１】また、本発明はキャッシュロック状態でも
キャッシュメモリに存在する必要性の高いものを優先的
にキャッシュメモリに格納できるキャッシュロック方式
を提供することを目的とするものである。

【００１２】また、本発明はこれらのことを効率よく実
現するためのキャッシュロック方式を提供することを目
的とするものである。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に、本発明のキャッシュロック方式は、キャッシュロッ
ク属性を各エントリに持つキャッシュメモリを備え、前
記キャッシュロック属性により前記キャッシュメモリの
各エントリの更新を制御するようにしたものである。

【００１４】また、本発明のキャッシュロック方式は、
優先順位ビットを各エントリに持つキャッシュメモリと
優先順位ビットを各エントリに持つアドレス変換装置を
備え、一連のアクセスで選択されている前記キャッシュ
メモリのエントリの優先順位ビットの値と前記アクセス
で選択されている前記アドレス変換装置のエントリの優
先順位ビットの値とを比較し、その結果で前記キャッシ
ュメモリの前記エントリの更新を制御するようにしたも
のである。

【００１５】また、本発明のキャッシュロック方式は、
キャッシュロック属性を各エントリに持つキャッシュメ
モリとキャッシュロック属性を各エントリに持つアドレ
ス変換装置を備え、一連のアクセスで選択されている前
記キャッシュメモリのエントリが更新されるとき、前記
アクセスにより選択されている前記アドレス変換装置の
エントリのキャッシュロック属性を前記キャッシュメモ
リのエントリの前記キャッシュロック属性に転記するよ
うにしたものである。

【００１６】また、本発明のキャッシュロック方式は、
キャッシュロック制御ビットを持つコントロールレジス
タとキャッシュロック属性を各エントリに持つキャッシ
ュメモリを備え、前記キャッシュロック属性による前記
キャッシュメモリの各エントリの更新の制御の有無を前
記コントロールレジスタのキャッシュロック制御ビット
により制御するようにしたものである。

【００１７】さらに、本発明のキャッシュロック方式は
、キャッシュロック属性を各エントリに持つキャッシュ
メモリを備え、一連のアクセスにより前記キャッシュメ
モリの更新するエントリを選択するとき、各エントリの
前記キャッシュロック属性を用いて選択するようにした
ものである。

【００１８】

【作用】上記構成により、アクセスの要求があるとキャ
ッシュメモリの各エントリの中から適切なエントリが選
択される。このとき、キャッシュメモリの選択されてい
るエントリのデータが要求されたデータでない場合は要
求されたデータを主記憶から読み出す。そして、キャッ
シュメモリの選択されているエントリのキャッシュロッ
ク属性によりそのエントリのデータを、主記憶から読み
出したデータで置き換えるかどうかを制御する。

【００１９】このようにキャッシュメモリの各エントリ
にキャッシュロック属性を設け、そのキャッシュロック
属性によりエントリの置き換えを制御することにより、
エントリ毎にキャッシュロックの制御ができ、キャッシ
ュメモリに存在する必要のあるデータのみをキャッシュ
メモリに存在させ続けることを保証することができる。

【００２０】また、上記構成により、アクセスの要求が
あるとアドレス変換装置の各エントリの中から変換に使
用するエントリが選択され、キャッシュメモリの各エン
トリの中から適切なエントリが選択される。このとき、
キャッシュメモリの選択されているエントリのデータが
要求されたデータでない場合は要求されたデータを主記
憶から読み出す。そして、キャッシュメモリの選択され
ているエントリの優先順位ビットの値とアドレス変換装
置の選択されているエントリの優先順位ビットの値を比
較し、その結果でキャッシュメモリの選択されているエ
ントリのデータを、主記憶から読み出したデータで置き
換えるかどうかを制御する。

【００２１】このようにすることによりエントリ毎にデ
ータの置き換えを制御でき、キャッシュメモリに存在す
る必要性の高いデータのみをキャッシュメモリに存在さ
せ続けることを保証することができる。

【００２２】また、上記構成により、アクセスの要求が
あるとアドレス変換装置の各エントリの中から変換に使
用するエントリが選択され、キャッシュメモリの各エン
トリの中から適切なエントリが選択される。このとき、
アクセスで得られたデータがキャッシュメモリの選択さ
れているエントリに登録されるとき、アドレス変換装置
でアドレスの変換に使用したエントリのキャッシュロッ
ク属性がキャッシュメモリの選択されているエントリに
転記される。これにより、アドレス変換装置の各エント
リはソフトウェアで制御できるので、キャッシュメモリ
の各エントリのキャッシュロック属性をソフトウェアで
制御することができる。

【００２３】

【実施例】以下本発明の一実施例を図面に基づいて説明
する。本発明のキャッシュロック方式を用いた情報処理
装置の第１の実施例の構成概略図を図１に示す。図１に
おいて、１はＣＰＵ、１２は各エントリにキャッシュロ
ックビットと有効ビットと論理アドレスの上位部と物理
アドレスの上位部を持つアドレス変換装置、１３は各エ
ントリにキャッシュロックビットと有効ビットと物理ア
ドレスの上位部とデータを持つキャッシュメモリ、４は
主記憶、１０は比較回路、２０は制御回路、３０，３１
，３２，３３はゲート回路、４０はセレクタ回路である
。次に上記構成による動作を説明するが、説明の簡単化
のためＣＰＵ１が書き込み動作をする場合について説明
する。図２はその書き込み動作の例を示すフローチャー
トであり、以下の説明の各項目は図２の各処理に対応し
ている。

【００２４】ａ）ＣＰＵ１が論理アドレスとデータを出
力する。論理アドレスの上位部はアドレス変換装置に入
力され、論理アドレスの下位部はキャッシュメモリ１３
とゲート回路３１に入力される。また、データはゲート
回路３３に入力される。キャッシュメモリ１３は論理ア
ドレスの下位部を用いてキャッシュメモリ１３のエント
リを１つ選択する。

【００２５】ｂ）アドレス変換装置１２は各エントリの
論理アドレスの上位部とＣＰＵ１が出力している論理ア
ドレスの上位部を比較し、一致するエントリを選択する
。 アドレス変換装置１２は選択したエントリのキャッシュ
ロックビットをキャッシュメモリ１３に出力し、物理ア
ドレスの上位部をキャッシュメモリ１３と比較回路１０
とゲート回路３１に出力する。

【００２６】ｃ）キャッシュメモリ１３はＣＰＵ１が出
力した論理アドレスの下位部により選択されているエン
トリの物理アドレスの上位部を比較回路１０とセレクタ
回路４０に出力し、キャッシュロックビットと有効ビッ
トを制御回路２０に出力する。比較回路１０ではキャッ
シュメモリ１３が出力している物理アドレスの上位部と
アドレス変換装置１２が出力している物理アドレスの上
位部を比較する。比較回路１０で比較した結果が一致し
た場合は制御回路２０に出力しているヒット信号をハイ
にし、不一致の場合はヒット信号をローにする。

【００２７】ｄ）制御回路２０に入力されている有効ビ
ットがハイのときはｅ）からの処理を行い、有効ビット
がローのときはｉ）からの処理を行う。 ｅ）制御回路２０に入力されているヒット信号がハイの
ときはｊ）からの処理を行い、ヒット信号がローのとき
はｆ）からの処理を行う。

【００２８】ｆ）制御回路２０に入力されているキャッ
シュロックビットがハイのときはｇ）の処理から行い、
キャッシュロックビットがローのときはｈ）からの処理
を行う。

【００２９】ｇ）制御回路２０はゲート回路３１，３２
，３３をオンにし、ゲート回路３０をオフにし、セレク
タ回路４０を制御してゲート回路３１の出力を主記憶４
へ出力できるようにする。そこで、ＣＰＵ１が出力した
論理アドレスの下位部とアドレス変換装置１２が出力し
た物理アドレスの上位部がゲート回路３１で合成されて
物理アドレスとして出力され、セレクタ回路４０はゲー
ト回路３１の出力である物理アドレスを主記憶４へ出力
する。また、同時にＣＰＵ１から出力されたデータはゲ
ート回路３３およびゲート回路３２を通り主記憶４へ出
力される。主記憶４はセレクタ回路４０の出力である物
理アドレスで指定されたアドレスにゲート回路３２の出
力であるデータを書き込む。この処理はここで終了する
。

【００３０】ｈ）制御回路２０はゲート回路３０，３２
をオンにし、ゲート回路３１，３３をオフにし、セレク
タ回路４０を制御してキャッシュメモリ１３の物理アド
レスの上位部を主記憶４へ出力できるようにする。キャ
ッシュメモリ１３は選択されているエントリの物理アド
レスの上位部をセレクタ回路４０へ出力し、セレクタ回
路４０はこれを主記憶４へ出力する。また、同時にキャ
ッシュメモリ１３の選択されているエントリのデータが
ゲート回路３０およびゲート回路３２を通り主記憶４へ
出力される。主記憶４はセレクタ回路４０の出力の物理
アドレスの上位部で指定したアドレスにゲート回路３２
の出力であるデータを書き込む。

【００３１】ｉ）制御回路２０はゲート回路３０，３１
，３２をオンにし、ゲート回路３３をオフにし、セレク
タ回路４０を制御してゲート回路３１の出力を主記憶４
へ出力できるようにする。そこで、ゲート回路３１はＣ
ＰＵ１が出力している論理アドレスの下位部とアドレス
変換装置１２が出力している物理アドレスの上位部を合
成して物理アドレスとしてセレクタ回路４０へ出力し、
セレクタ回路４０はこれを主記憶４へ出力する。主記憶
４はセレクタ回路４０が出力している物理アドレスが指
定するアドレスからデータを読みだし、そのデータはゲ
ート回路３２およびゲート回路３０を通りキャッシュメ
モリ１３へ出力される。キャッシュメモリ１３はアドレ
ス変換装置１２が出力している物理アドレスの上位部と
キャッシュロックビットとゲート回路３０が出力してい
るデータを選択されているエントリに書き込み、有効ビ
ットをセットする。

【００３２】そのあと、制御回路２０はゲート回路３０
，３３をオンにし、ゲート回路３１，３２をオフにする
。そして、ＣＰＵ１が出力したデータがゲート回路３３
およびゲート回路３０を通りキャッシュメモリ１３に出
力され、キャッシュメモリ１３は選択されているエント
リにそのデータを書き込む。この処理はここで終了する
。

【００３３】ｊ）制御回路２０はゲート回路３０，３３
をオンにし、ゲート回路３１，３２をオフにする。そし
て、ＣＰＵ１が出力したデータはゲート回路３３および
ゲート回路３０を通りキャッシュメモリ１３に出力され
る。そこで、キャッシュメモリ１３はゲート回路３０が
出力しているデータとアドレス変換装置１２が出力して
いる物理アドレスの上位部とキャッシュロックビットを
選択されているエントリに書き込む。この処理はここで
終了する。

【００３４】上記したようにアドレス変換装置１２の適
当なエントリのキャッシュロックビットをセットすると
、そのエントリの物理アドレスで指定されるデータが一
旦キャッシュメモリ１３に格納されたとき、そのデータ
はキャッシュメモリ１３において他のデータで置き換え
られることがなくなるので、キャッシュメモリ１３に存
在し続けられる。つまり、キャッシュメモリ１３に存在
する必要のあるデータはその論理アドレスと物理アドレ
スをアドレス変換装置１２に登録するときキャッシュロ
ックビットをセットしておき、キャッシュメモリ１３に
存在しなくてもよいデータはその論理アドレスと物理ア
ドレスをアドレス変換装置１２に登録するときキャッシ
ュロックビットをリセットしておく。このような操作で
キャッシュメモリ１３に存在する必要のあるデータのみ
をキャッシュメモリ１３に存在し続けさせることができ
る。以上のことはアドレス変換装置１２の各エントリの
キャッシュロックビットを制御するだけで実現できる。

【００３５】なお、キャッシュメモリ１３の各エントリ
のキャッシュロックビットは他の情報を用いて生成して
もよく、キャッシュメモリ１３のエントリを選択する方
法は各エントリのキャッシュロックビットを見てキャッ
シュロックビットのセットされてないエントリを他の方
法で選択しても同様の効果が得られる。

【００３６】また、本実施例では物理キャッシュメモリ
でフルアソシエイティブの構成にしたが、論理キャッシ
ュメモリやダイレクトマップ、セットアソシエイティブ
などの他の構成でもよく、キャッシュメモリの方式もラ
イトバック方式ではなくライトスルー方式を用いても同
様の効果が得られる。

【００３７】次に、本発明のキャッシュロック方式を用
いた情報処理装置の第２の実施例の構成概略図を図３に
示す。図３において、１はＣＰＵであり、２２は各エン
トリに優先順位ビットと有効ビットと論理アドレスの上
位部と物理アドレスの上位部を持つアドレス変換装置、
２３は各エントリに優先順位ビットと有効ビットと物理
アドレスの上位部とデータを持つキャッシュメモリ、４
は主記憶、１０，１１は比較回路、２０は制御回路、３
０，３１，３２，３３はゲート回路、４０はセレクタ回
路である。

【００３８】次に上記構成による動作を説明するが、説
明の簡単化のためＣＰＵ１が書き込み動作をする場合に
ついて説明する。図４はその書き込み動作の例を示すフ
ローチャートであり、以下の説明の各項目は図４の各処
理に対応している。

【００３９】ａ）ＣＰＵ１が論理アドレスとデータを出
力する。論理アドレスの上位部はアドレス変換装置２２
に入力され、論理アドレスの下位部はキャッシュメモリ
２３とゲート回路３１に入力される。また、データはゲ
ート回路３３に入力される。キャッシュメモリ２３は論
理アドレスの下位部を用いてキャッシュメモリ２３のエ
ントリを１つ選択する。

【００４０】ｂ）アドレス変換装置２２は各エントリの
論理アドレスの上位部とＣＰＵ１が出力している論理ア
ドレスの上位部を比較し、一致するエントリを選択する
。 アドレス変換装置２２は選択したエントリの優先順位ビ
ットをキャッシュメモリ２３と比較回路１１に出力し、
物理アドレスの上位部をキャッシュメモリ２３と比較回
路１０とゲート回路３１に出力する。

【００４１】ｃ）キャッシュメモリ２３はＣＰＵ１が出
力した論理アドレスの下位部により選択されているエン
トリの物理アドレスの上位部を比較回路１０とセレクタ
回路４０に出力し、優先順位ビットを比較回路１１に出
力し、有効ビットを制御回路２０に出力する。比較回路
１０ではキャッシュメモリ２３が出力している物理アド
レスの上位部とアドレス変換装置２２が出力している物
理アドレスの上位部を比較する。比較回路１０で比較し
た結果が一致した場合は制御回路２０に出力しているヒ
ット信号をハイにし、不一致の場合はヒット信号をロー
にする。また、比較回路１１ではアドレス変換装置２２
が出力する優先順位ビットの値とキャッシュメモリ２３
が出力する優先順位ビットの値を比較し、アドレス変換
装置２２の値の方が大きいときは制御回路２０にハイを
出力し、それ以外のときはローを出力する。

【００４２】ｄ）制御回路２０に入力されている有効ビ
ットがハイのときはｅ）からの処理を行い、有効ビット
がローのときはｉ）からの処理を行う。 ｅ）制御回路２０に入力されているヒット信号がハイの
ときはｊ）からの処理を行い、ヒット信号がローのとき
はｆ）からの処理を行う。

【００４３】ｆ）制御回路２０に入力されている比較回
路１１の出力がハイのときはｈ）の処理から行い、比較
回路１１がローのときはｇ）からの処理を行う。 ｇ）制御回路２０はゲート回路３１，３２，３３をオン
にし、ゲート回路３０をオフにし、セレクタ回路４０を
制御してゲート回路３１の出力を主記憶４へ出力できる
ようにする。そこで、ＣＰＵ１が出力した論理アドレス
の下位部とアドレス変換装置２２が出力した物理アドレ
スの上位部がゲート回路３１で合成されて物理アドレス
として出力され、セレクタ回路４０はゲート回路３１の
出力である物理アドレスを主記憶４へ出力する。また、
同時にＣＰＵ１から出力されたデータはゲート回路３３
およびゲート回路３２を通り主記憶４へ出力される。主
記憶４はセレクタ回路４０の出力である物理アドレスで
指定されたアドレスにゲート回路３２の出力であるデー
タを書き込む。この処理はここで終了する。

【００４４】ｈ）制御回路２０はゲート回路３０，３２
をオンにし、ゲート回路３１，３３をオフにし、セレク
タ回路４０を制御してキャッシュメモリ２３の物理アド
レスの上位部を主記憶４へ出力できるようにする。キャ
ッシュメモリ２３は選択されているエントリの物理アド
レスの上位部をセレクタ回路４０へ出力し、セレクタ回
路４０はこれを主記憶４へ出力する。また、同時にキャ
ッシュメモリ２３の選択されているエントリのデータが
ゲート回路３０およびゲート回路３２を通り主記憶４へ
出力される。主記憶４はセレクタ回路４０の出力の物理
アドレスの上位部で指定したアドレスにゲート回路３２
の出力であるデータを書き込む。

【００４５】ｉ）制御回路２０はゲート回路３０，３１
，３２をオンにし、ゲート回路３３をオフにし、セレク
タ回路４０を制御してゲート回路３１の出力を主記憶４
へ出力できるようにする。そこで、ゲート回路３１はＣ
ＰＵ１が出力している論理アドレスの下位部とアドレス
変換装置２２が出力している物理アドレスの上位部を合
成して物理アドレスとしてセレクタ回路４０へ出力し、
セレクタ回路４０はこれを主記憶４へ出力する。主記憶
４はセレクタ回路４０が出力している物理アドレスが指
定するアドレスからデータを読みだし、そのデータはゲ
ート回路３２およびゲート回路３０を通りキャッシュメ
モリ２３に出力される。キャッシュメモリ２３はアドレ
ス変換装置２２が出力している物理アドレスの上位部と
優先順位ビットとゲート回路３０が出力しているデータ
を選択されているエントリに書き込み、有効ビットをセ
ットする。

【００４６】そのあと、制御回路２０はゲート回路３０
，３３をオンにし、ゲート回路３１，３２をオフにする
。そして、ＣＰＵ１が出力したデータがゲート回路３３
およびゲート回路３０を通りキャッシュメモリ２３に出
力され、キャッシュメモリ２３は選択されているエント
リにそのデータを書き込む。この処理はここで終了する
。

【００４７】ｊ）制御回路２０はゲート回路３０，３３
をオンにし、ゲート回路３１，３２をオフにする。そし
て、ＣＰＵ１が出力したデータはゲート回路３３および
ゲート回路３０を通りキャッシュメモリ３へ出力される
。そこで、キャッシュメモリ２３はゲート回路３０が出
力しているデータとアドレス変換装置２２が出力してい
る物理アドレスの上位部と優先順位ビットを選択されて
いるエントリに書き込む。この処理はここで終了する。

【００４８】上記したようにアドレス変換装置２２の適
当なエントリの優先順位ビットに適当な値をセットして
おくと、そのエントリの物理アドレスで指定されるデー
タが一旦キャッシュメモリ２３に格納されたとき、その
データはアドレス変換装置２２の優先順位ビットの値が
それより小さい他のデータで置き換えられることがなく
なるので、キャッシュメモリ２３に存在し続けられる。 つまり、キャッシュメモリ２３に存在する必要性の高い
データはその論理アドレスと物理アドレスをアドレス変
換装置２２に登録するとき優先順位ビットに大きい値を
セットしておき、キャッシュメモリ２３に存在しなくて
もよいデータはその論理アドレスと物理アドレスをアド
レス変換装置２２に登録するとき優先順位ビットの値に
小さい値をセットしておく。このような操作でキャッシ
ュメモリ２３に存在する必要性の高いデータのみをキャ
ッシュメモリ２３に存在し続けさせることができる。以
上のことはアドレス変換装置２２の各エントリの優先順
位ビットを制御するだけで実現できる。

【００４９】なお、キャッシュロック制御ビットを各エ
ントリに設け、それにより各エントリのキャッシュロッ
ク制御の有無を制御することや、キャッシュロック制御
ビットをコントロールレジスタに設け、それによりキャ
ッシュロック制御の有無を制御することにより、キャッ
シュロック制御を行なわないようにもでき、キャッシュ
ロックを行なう必要がない場合でもこの実施例を使用で
きるようになる。

【００５０】また、キャッシュメモリ２３の各エントリ
の優先順位ビットは他の情報を用いて生成してもよく、
キャッシュメモリ２３のエントリを選択する方法は各エ
ントリの優先順位ビットを見てその値が小さいエントリ
を他の方法で選択しても同様の効果が得られる。

【００５１】また、本実施例では物理キャッシュメモリ
でフルアソシエイティブの構成にしたが論理キャッシュ
メモリやダイレクトマップ、セットアソシエイティブな
どの他の構成でもよく、キャッシュメモリの方式もライ
トバック方式ではなくライトスルー方式を用いても同様
の効果が得られる。

【００５２】

【発明の効果】以上のように、本発明によれば、アドレ
ス変換装置の各エントリとキャッシュメモリの各エント
リにキャッシュロックビットを設け、これらを制御する
ことにより、キャッシュメモリに存在する必要のあるデ
ータのみをキャッシュメモリに存在させることができる
。したがって、キャッシュメモリに存在しなくてもよい
データが含まれていることがないため効率のよいキャッ
シュロックを行うことができる。さらに、ＣＰＵがキャ
ッシュメモリに存在する必要のあるデータを要求する場
合、そのデータはキャッシュメモリに存在するのでキャ
ッシュメモリはＣＰＵに高速にデータを供給することが
できる。リアルタイム処理に必要なデータにキャッシュ
ロックの属性をつけておくと、処理の必要なデータが必
ずキャッシュメモリに存在することになり、高速にその
データを得ることができ、その効果は大きい。

【００５３】また、アドレス変換装置の各エントリとキ
ャッシュメモリの各エントリに優先順位ビットを設け、
これらを制御することにより、キャッシュメモリに存在
する必要性の高いデータのみをキャッシュメモリに存在
させることができる。したがって、使用頻度の多いデー
タの優先順位ビットの値を大きくして主記憶のアクセス
を少なくするなどのようにきめ細かい制御ができ、その
効果は大きい。

【００５４】また、アドレス変換装置の各エントリのキ
ャッシュロック属性を設け、これをキャッシュメモリの
各エントリに転記することにより、キャッシュメモリの
各エントリのキャッシュロック属性をソフトウェアで制
御することができ、キャッシュロック方式を効率よく実
現することができる。

【００５５】また、コントロールレジスタにキャッシュ
ロック制御ビットを設け、それによりキャッシュロック
制御の有無を制御することにより、キャッシュロック制
御を行う必要がない場合でもキャッシュロック方式を用
いた情報処理装置を使用できるようになる。

【００５６】また、キャッシュメモリの各エントリを選
択する際、キャッシュロックの属性を見て、キャッシュ
ロックを行わないエントリやキャッシュロックの優先順
位の低いエントリを選択することにより、効率よくキャ
ッシュメモリのエントリにキャッシュメモリに存在する
必要のあるデータを格納することができる。

【図面の簡単な説明】

【図１】本発明のキャッシュロック方式を用いた情報処
理装置の第１の実施例を示す構成概略図である。

【図２】本発明の第１の実施例の動作例のフローチャー
トである。

【図３】本発明のキャッシュロック方式を用いた情報処
理装置の第２の実施例を示す構成概略図である。

【図４】本発明の第２の実施例の動作例のフローチャー
トである。

【図５】従来のキャッシュロック方式を用いた情報処理
装置の構成概略図である。

【符号の説明】

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　キャッシュロック属性を各エントリに
   持つキャッシュメモリを備え、前記キャッシュロック属
   性により前記キャッシュメモリの各エントリの更新を制
   御するように構成したキャッシュロック方式。
2. 【請求項２】　　優先順位ビットを各エントリに持つキ
   ャッシュメモリと優先順位ビットを各エントリに持つア
   ドレス変換装置を備え、一連のアクセスで選択されてい
   る前記キャッシュメモリのエントリの優先順位ビットの
   値と前記アクセスで選択されている前記アドレス変換装
   置のエントリの優先順位ビットの値とを比較し、その結
   果で前記キャッシュメモリの前記のエントリの更新を制
   御することを特徴とする請求項１記載のキャッシュロッ
   ク方式。
3. 【請求項３】　　キャッシュロック属性を各エントリに
   持つキャッシュメモリとキャッシュロック属性を各エン
   トリに持つアドレス変換装置を備え、一連のアクセスで
   選択されている前記キャッシュメモリのエントリが更新
   されるとき、前記アクセスにより選択されている前記ア
   ドレス変換装置のエントリのキャッシュロック属性を前
   記キャッシュメモリのエントリのキャッシュロック属性
   に転記することを特徴とする請求項１記載のキャッシュ
   ロック方式。
4. 【請求項４】　　キャッシュロック制御ビットを持つコ
   ントロールレジスタとキャッシュロック属性を各エント
   リに持つキャッシュメモリを備え、前記キャッシュロッ
   ク属性による前記キャッシュメモリの各エントリの更新
   の制御の有無を前記コントロールレジスタのキャッシュ
   ロック制御ビットにより制御することを特徴とする請求
   項１記載のキャッシュロック方式。
5. 【請求項５】　　キャッシュロック属性を各エントリに
   持つキャッシュメモリを備え、一連のアクセスにより前
   記キャッシュメモリの更新するエントリを選択するとき
   、各エントリの前記キャッシュロック属性を用いて選択
   することを特徴とする請求項１記載のキャッシュロック
   方式。