JPH01233536A - キャッシュメモリ書込み装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は高速アクセスを可能にするため、電子計算機の
プロセサと主記憶部どの間に設けられるキャッシュメモ
リ書込み装置に関する。

（従来の技術）。

計算機の中央処理装置は、アーキテクチャの研究、　Ｖ
ＬＳＩ技術の発展にともない、性能、速度ともに、大幅
に向上している。マイクロプロセサの速度を活かすため
には、外部の記憶部のアクセス速度の向上が望まれてい
る。記憶部は一般的に高速、大容量であることが望まし
い。しかしながら、高速なメモリ（スタチイックメモリ
）は、高価、低容量であり、大容量なダイナミックメモ
リは低速であるというデバイスレベルの相反する問題が
あった。そこで、記憶部を２階層に分割し、大容量低速
な主記憶と、小容量高速なバッファ記憶とを組み合わせ
、後者を前者と中央処理装置との中間に配置し、アクセ
ス頻度の高いデータを後者バッファ記憶部に格納してお
くことで、記憶部全体のアクセス速度を見かけ上向上す
ることが１行なわれている。このバッファ記憶部を一般
にキャッシュメモリと呼ぶ。キャッシュメモリ実現のた
めの要素として、ヒツト検出部がある。これは、中央処
理装置（以下プロセサ）のアクセスしたアドレスのデー
タがキャッシュメモリに格納されているかどうかを判定
するためのものであり、格納されていればヒツト、そう
でなければミスという情報を出力する。ヒツト、ミスの
検出には、一般にタグメモリと呼ばれるもう一つの記憶
部を用いる。

タグメモリには、キャッシュのデータ用メモリ（以下デ
ータメモリ）の内容の主記憶上でのアドレス等が格納さ
れている。ヒツト検出部は、プロセサの出力したアドレ
スと、タグメモリ内のアドレスとの比較を行ない一致（
ヒツト）不一致（ミス）の判定を下す。

すなわち、ヒツト検出のためには、タグメモリの読出し
のための時間と、比較器の時間が必要となり、データメ
モリのアクセスに比べて、比較器の分だけ時間がかかる
。そこで従来はプロセサのデータリードに関して、ヒツ
ト／ミスの如何にかかわらず、キャッシュデ諷タメモリ
の内容をプロセサに送り、次のサイクルでヒツト／ミス
情報を通知する方式がとられていた。しかしながら、コ
ピーパック方式のキャッシュメモリにおいてプロセサの
データライトに関しては、ヒツト／ミス検出後でないと
、データ部にライト許可を出すことができない、コピー
パック方式キャッシュでは、キャツシュヒツト時のライ
ト動作はキャッシュに対してだけ実行され、主記憶に反
映されない、主記憶に反映されるのは、主にキャッシュ
内のデータエントリが他のアドレスのデータによってリ
プレースされる時である。そのため、ライト動作でキャ
ッシュミスを起ことた場合は、もし、キャッシュの内容
がそれ以前に書きかえられて、主記憶の内容と不一致を
起こしているなら、−時、退避用メモリに転送した後、
本来のライト動作を行なわねばならない。（退避された
データは、それ以降主記憶に書きもどされる）この様な
理由で、ヒツト／ミス情報を次のサイクルでプロセサに
通知する方式をとるキャッシュメモリでは、ライト動作
は、最低でも２サイクル（ヒツト検出＋ライト動作）を
要していた。

第５図は、従来の方式によるライト動作を示すタイムチ
ャートである。プロセスサイクルＯと１の２サイクルが
キャツシュヒツト時のライト動作である。サイクルＯの
先頭からアドレスＯとライトデータＯがプロセサから出
力され、サイクル０では、まずヒツト検出が行なわれる
。

よって検出後のＨＩＴ／ＭＩＳＳ信号はサイクル１がら
有効による。そのため、実際のライト動作はサイクル１
で行うことになる。サイクル０，１ではキャツシュヒツ
トしたためサイクル１でライト信号が出力されたが、サ
イクル２，３ではキャッシュミスが発生したため、サイ
クル３でライト信号は出力されない。

プロセササイクルＯでライト信号を出力できない理由は
明らかで、キャッシュミスの時に、キャッシュに蓄えら
れている別のアドレスの値を壊ねしてしまうからである
。

以上の説明の通り、従来の方式では、ライト動作が２サ
イクル必要である。

（発明が解決しようとする課題） 以上、コピーパック方式キャッシュメモリ装置でヒツト
検出が次のサイクルで確定する方式をとった場合ライト
動作がリード動作の２倍の時間を要するという問題点が
あった。これを回避するためには、ヒツト検出部を高速
化し、１サイクルで、ヒツトの検出と、データのライト
が行えればよいことになるが、そのためには、より高速
なタグメモリ、比較器が必要となる。

本発明の目的は、この問題点をより少ないハードウェア
コストにより解決することにある。

〔発明の構成〕

（課題を解決するための手段） 本発明は、通常のコピーバック方式のキャッシュメモリ
の構成要素の他に、１ワード分の第５の記憶部と、主記
憶へのデータの書戻しを行うためのデータを一時的に格
納する第４の記憶部の入力部に選択器とを具備し、さら
にミス時の主記憶からのデータ読込みを制御する読込み
制御部と、書き戻しデータを選択する書戻し選択制御部
とを具備している。

（作　用） プロセサからのライト動作に対して、本発明のキャッシ
ュメモリは、サイクルの前半で、該当するアドレスから
データを読出し、１ワード分の記憶部に格納する。サイ
クルの後半ではヒツト検出部のヒツト／ミス信号の如何
にかかわらず、キャッシュメモリの該当するアドレスは
プロセサのデータをライトする。続く次のサイクルで、
ヒツト検出部より、ヒツト／ミス信号が出力される。ヒ
ツトの場合は、以降に必要な処理はない、ミスの場合は
、必要なデータを主記憶から読み込む必要があるが、プ
ロセサが書き込んだアドレスだけは一般にキャッシュメ
モリでは、タグメモリに格納されている１つの主記憶ア
ドレスに対して、複数ワードのデータが、そのデータメ
モリに格納される。これをブロック（又はライン）と呼
び主記憶からの読込み、主記憶への書戻しは、ブロック
単位で行なわれる。

また、タグメモリ内に、キャッシュのデータが。

以前にプロセサによって書きかえられたかどうかを示す
フラグを持っており、ブロックがリプレースされる際に
、このフラグが立っていれば、キャッシュ内の前のデー
タを、そのタグが示す主記憶上のアドレスへ書きもどさ
なければならない６本発明では、この場合、プロセサの
ライト動作によって、１ワードの記憶部に退避されたデ
ータを。

主記憶へ書き戻す処理を行う。

（実施例） 以下図面を用いて、本発明の一実施例にづき説明する。

第１図は本発明の一実施例のブロック図である。

１はプロセサ、９　（ＡＬ）はプロセサから出力される
アドレスの下位、ｔｏ（ＡＨ）はアドレスの上位である
。実施例では、キャッシュメモリをダイレクトマツピン
グ（コピーバック）方式とし、ＡＬ。

ＡＨをそれぞれ４ケタの数字で表わす、ＡＬはキャッシ
ュメモリ２に供給され、タグメモリの出力がＡＨと比較
される。（ヒツト検出部３）つまりダイレクトマツピン
グキャッシュでは、主記憶部５上で、ＡＬが等しいアド
レスのデータは、キャッシュの同一エントリに入る可能
性がある。現在キャッシングされているデータのアドレ
スの上位は、タグメモリに入っている。つまり、プロセ
サが出力したアドレスの下位（ＡＬ）でアドレシングさ
れるタグメモリの内容と、ＡＨとを比較すれば、キャッ
シュがヒツトしたかどうかがわかる。

ヒツトｏｒミスを示す信号がＨＩＴ／ＭＩＳＳ信号１２
である。

データメモリ４には、プロセサのＡＬアドレスが供給さ
れ、データのアクセスを行う。

もし、キャッシュミスを起こした場合、主記憶部５から
正しいデータが読出され、データメモリ４に格納される
。また、データメモリの前の内容が、すでにプロセサに
よって書き換えられていた場合には、その内容の主記憶
部５への書戻しを行う。

そのために、前記、主記憶部５からの読込み中にデータ
メモリの前のデータを書戻し用記憶部６へ格納する。実
施例ではンキャッシュの１ブロツクを４ワードとしてい
る。

第２図は、タグメモリの内容とデータメモリとの関係を
示した図である。タグメモリには、各エントリ毎にＶ、
Ｍ、上位アドレスという情報をもっている。■は有効フ
ラグであり、データが有効であるかどうかを示す０Ｍは
書換フラグであり。

そのブロックのデータが、プロセサによって変更された
かどうかを示す。

タグメモリの各エントリに対して、データメモリの４ワ
ードが対応している。

第３図はプロセサによるリード動作を示し°たタイミグ
チャートである。リード動作については、従来も本発明
も同じである。プロセササイクル０は、キャツシュヒツ
トした時のリード動作である。

アドレスＯに対応したデータ０が同一サイクル中にリー
ドされる。プロセササイクル１からｎまでは、キャッシ
ュミス時のリード動作である。まずプロセササイクル１
でアドレス１が出力され、データＸがリードされたが、
サイクル２の先頭で、ＨＩＴ／ＭＩＳＳ　＝　Ｏとなっ
たことから、キャッシュミスであることがわかる。よっ
てデータ又は無効なデータとして扱われ、プロセサはＨ
ＩＴ／ＭＩＳＳ＝　Ｏである間は停止する。その間キャ
ッシュ側は主記憶から正しいデータを読み込みプロセサ
サイクルｎにて、正しいデータ１をプロセサに渡す。

第４図は、本発明のライト動作を示すタイミングチャー
トである。第５図と比較すると）ＩＩＴ／ＭＩＳＳ信号
の出力タイミングは変わらないが、ライトサイクルが１
サイクルで終了していることがわかる。

本発明では、ライト時はＨＩＴ／ＭＩＳＳにかかわらず
キャッシュメモリに対してライトを行なう。そのかわり
に、キャッシュの元のデータを１ワード記憶部に退避さ
れたデータは、主記憶に対する書き戻しが必要な場合に
用いるという制御を行なう。

これにより、従来２サイクル要していたライト動作を１
サイクルで行うことができるというものである。

本発明の動作を第１図を用いて説明する。

プロセサ１は、ＡＬ９、ＡＨ１９よりライトアドレスを
出力する。ＡＬはアドレスの下位、ＡＨは上位であり１
本実施例では、各々１６ビツトであるものとする。アド
レスの出力と同時に、プロセサはライトデータをＤＡＴ
Ａバス１５に出力する。これは３２ビツト（１ワード）
であとする。ＡＬはタグメモリ２のアドレスに供給され
、タグメモリからの出力データ１１とＡＨがヒツト検出
部３にて比較され、一致していたら、ＨＩＴ／ＭＩＳＳ
信号１２を１に、不一致ならＯにする。この信号はプロ
セサがアドレスを出力した次のサイクルで確定するもの
とする。

比較動作と並行して、データメモリ４にはＡＬがアドレ
スとして供給され、該アドレスのデ：りがデータ出力ラ
イン１６から読み出され、１ワード記憶部７に格納され
る。続いて、プロセサが出力したライトデータがＤＡＴ
Ａバス１５を通じて、入力バッファ１３からデータメモ
リ４へ入力され、ライトされる。

実際には次のタイミングでＨＩＴ／ＭＩＳＳ信号が確定
することになるが、１（ＩＴ／ＭＩＳＳ信号が１なら、
ライト動作は完了、Ｏならキャッシュミスであるから主
記憶部５から正しいデータをキャッシュに読み込む必要
がある。

それは、主記憶５→メモリデータバツフア１７→入カバ
ツフアＩ３→データメモリ４の経路で行なわれる。その
際、すでにプロセサによって値の書き込まれたワードに
は、メモリからのデータを書き込まない。本実施例では
１つのタグメモリのエントリに対して、データメモリ４
ワード分が対応することにしているが、メモリから読み
込まれる４ワードのうち、プロセサがライトしたワード
を除く３ワードをキャッシュにライトすることになる。

また、プロセサがキャッシュにライトする前の状態にお
いて、タグメモリの該当するエントリのＶフラグ、Ｍフ
ラグ、（第２図）がともにセットされている時は、その
データ部には、有効なデータが入っており、かつ主記憶
部５からコピーされた後に、プロセサによって書き換え
られていることを示す、そのような場合には、そのデー
タが主記憶の他のアドレスのデータによって置きがゎる
前に、書戻し用記憶部６に退避しておき、後に主記憶部
５へ書き戻す必要がある。これが、ライトバック方式キ
ャッシュの特徴である。書戻し用記憶部６は、本実施例
ではキャッシュの１ブロツクサイズに等しい４ワード分
の容量があり、ここへはデータメモリ４からデータ出力
ライン１６を通してデータが書き込まれる。その際、ラ
イト動作によるキャッシュミスなら、ライトされたアド
レスのデータだけは、データメモリからではなく、１ワ
ード記憶部７からライトされる。

また、キャッシュメモリシステムでは、キャッシュをバ
イパスする動作を許すことがある。すなわち、プロセサ
が主記憶部を直接アクセスするが。

Ｉ１０レジスタを直接アクセスする場合がある。これを
ノンキャッシュ動作と言う。

ノンキャッシュ動作であることが、プロセサがアドレス
を出力する時点で決定されれば何の問題もないが、これ
が、アドレス接換等何らかのパスを経由して決定される
場合、ノンキャッシュ動作であることが判明するのが、
ＨＩＴ／ＭＩＳＳ信号と同時か、またはそれより遅延す
ることがある。そのような場合、本発明では、１ワード
記憶部７からデータメモリへ再び古い値を書き戻すため
の再現用バッファ１８を具備している。

本実施例ではキャッシュの方式をダイレクトマツピング
、ブロックサイズを４ワード（１ワード３２ビツト）と
して説明したが、特に限定するものではない０本発明の
要旨を逸脱しない範囲で変形することも可能である。

（発明の効果〕 キャッシュメモリはプロセサのクロック周期が、キャッ
シュのヒツト検出に要する時間よりも、十分長い場合に
は、リードライトともに１サイクルで行うことが可能で
あるが、クロック周期が短かくなり、プロセッサが高速
になるにつれて、ヒツト検出が間に合わないという問題
に直面する。そこで従来の解決策としては、ライトは２
サイクルで処理し、リードはヒツトミスにかかわらず、
１サイクルで処理し、２サイクル目で、リードデータが
有効であるからというかの情報をプロセサに通知してい
た。

本発明によって、ライト動作もリード同様ヒツトしてい
れば１サイクルで完了することが可能となるという効果
が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本発明の実施例で用いたダイレクトマツピングキャッシ
ュのタグメモリエントリと、データメモリブロック（各
４ワード）の関係を示した図、第３図は本発明のプロセ
サによるリード動作を表わすタイミング４チヤート、第
４図は本発明のプロセサによるライト動作を表わすタイ
ミングチャート、第５図は従来方式によるライト動作を
表わすタイミングチャートである。 １・・・プロセサ　　　　　　２・・・タグメモリ３・
・・ヒツト検出部　　　　４・・・データメモリ５・・
・主記憶部　　　　　　６・・・書戻し用記憶部７・・
・１ワード記憶部　　　８・・・セレクタ９・・・ＡＬ
　　　　　　　　　１０・・・ＡＨｌｌ・・・タグメモ
リ出力　　　１２・・・ＨＩＴ／ＭＩＳＳ信号１３・・
・入力バッファ　　　　１５・・・ＤＡＴＡバス１６・
・・データ出力ライン　　１７・・・メモリデータバッ
ファ１８・・・再現用バッファ 代理人　弁理士　則　近　憲　佑 同　　松山光之

Claims (1)

【特許請求の範囲】
1. コンピュータのプロセサと主記憶部との間に設けられた
   データ用キャッシュメモリと、このキャッシュメモリに
   蓄えられたデータの前記主記憶部でのアドレスを格納し
   たタグメモリと、プロセサからのアクセス用アドレスと
   前記タグメモリのアドレスとを比較するヒット検出部と
   、このヒット検出部の出力により該当データが前記タグ
   メモリに存在しない場合前記主記憶部から前記キャッシ
   ュメモリへコピーすると共に前記タグメモリへ該アドレ
   スを書込むデータ読込み部と、データ読込みの際に前記
   キャッシュメモリへコピーすべきアドレスの前データが
   前記主記憶部のものと一致しない場合該データを退避し
   て前記主記憶部へ書戻すデータ書戻し部とを備えたキャ
   ッシュメモリ装置において、前記プロセサから前記キャ
   ッシュメモリへデータを無条件で書込む前に前記キャッ
   シュメモリの該アドレスのデータを格納するための１ワ
   ード記憶部と、前記データ読込み部がコピーする際に前
   記キャッシュメモリのコピーすべきアドレスに対し無条
   件で書込まれたデータを存続させる手段と、前記データ
   書戻し部が書戻す際に前記キャッシュメモリの退避すべ
   きアドレスに対し前記１ワード記憶部のデータを優先さ
   せるセレクタとを具備したことを特徴とするキャッシュ
   メモリ書込み装置。