JPS62107351A - 主記憶書込順序制御方式 - Google Patents
主記憶書込順序制御方式Info
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- JPS62107351A JPS62107351A JP60247759A JP24775985A JPS62107351A JP S62107351 A JPS62107351 A JP S62107351A JP 60247759 A JP60247759 A JP 60247759A JP 24775985 A JP24775985 A JP 24775985A JP S62107351 A JPS62107351 A JP S62107351A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
記憶制御装置に、主記憶書込順序が中央処理装置に正し
く伝わるようにするために、バッファ無効化アドレスの
伝播時間を監視する回路を設け、バッファ無効化処理を
効率的に行うための回路を持つことを容易にする。
く伝わるようにするために、バッファ無効化アドレスの
伝播時間を監視する回路を設け、バッファ無効化処理を
効率的に行うための回路を持つことを容易にする。
本発明は、データ処理装置に係わり、特にシステムにキ
ャッシュ・メモリを内蔵する複数の中央処理装置がある
場合に、例えば記憶制御装置内に中央処理装置毎の第２
のタグやバッファ無効化キューを持ってバッファ無効化
処理を効率的に行い、且つ成る中央処理装置又はチャネ
ル処理装置の主記憶書込順序が他の中央処理装置に正し
く反映させるための手段を提供するものである。
ャッシュ・メモリを内蔵する複数の中央処理装置がある
場合に、例えば記憶制御装置内に中央処理装置毎の第２
のタグやバッファ無効化キューを持ってバッファ無効化
処理を効率的に行い、且つ成る中央処理装置又はチャネ
ル処理装置の主記憶書込順序が他の中央処理装置に正し
く反映させるための手段を提供するものである。
記憶制御装置に第２のタグ部やバッファ無効化キューを
持つと、バッファ無効化アドレスが一定時間を越えて記
憶制御装置内に留まる可能性が生じ、結果として成る中
央処理装置又はチャネル処理装置の主記憶書込順序が他
の中央処理装置に正しく反映されない状態が生ずる。こ
のため従来技術では第２のタグ部及びバッファ無効化キ
ューを記憶側？Ｉｆｌ装置内に置くようなことは行われ
ておらず、バッファ無効化処理のためにシステムの性能
低下を招いていた。特に近年の１システムにおける中央
処理装置の台数の増加や中央処理装置の高速化によって
逆にバッファ無効化処理による性能低下が無視出来ない
程に大きくなっている。
持つと、バッファ無効化アドレスが一定時間を越えて記
憶制御装置内に留まる可能性が生じ、結果として成る中
央処理装置又はチャネル処理装置の主記憶書込順序が他
の中央処理装置に正しく反映されない状態が生ずる。こ
のため従来技術では第２のタグ部及びバッファ無効化キ
ューを記憶側？Ｉｆｌ装置内に置くようなことは行われ
ておらず、バッファ無効化処理のためにシステムの性能
低下を招いていた。特に近年の１システムにおける中央
処理装置の台数の増加や中央処理装置の高速化によって
逆にバッファ無効化処理による性能低下が無視出来ない
程に大きくなっている。
本発明は、上記の考察に基づ（ものであって、記憶制御
装置にバッファ無効化処理を行うための機能として第２
のタグやバッファ無効化キューを持ち、そのバッファ無
効化アドレスの伝播時間を監視することによって成る中
央処理装置又はチャネル処理装置の主記憶書込順序が他
の中央処理装置に正しく伝わることを保障する制御方式
を提供することを目的としている。
装置にバッファ無効化処理を行うための機能として第２
のタグやバッファ無効化キューを持ち、そのバッファ無
効化アドレスの伝播時間を監視することによって成る中
央処理装置又はチャネル処理装置の主記憶書込順序が他
の中央処理装置に正しく伝わることを保障する制御方式
を提供することを目的としている。
中央処理装置は、その制御上、常に記憶制御装置からの
バッファ無効化アドレスを受取れるようにすることは困
難である。また、記憶制御装置に第２のタグやバッファ
無効化キューを持つと、成る時点における最大バッファ
無効化アドレス数が増加してしまい、一定時間以内にバ
ッファ無効化アドレスを中央処理装置に送出するという
保障が困難になる。本発明は、バッファ無効化アドレス
の伝播を比較的簡単な回路で中央処理装置毎に時間監視
して、一定時間を越える状態が発生し、且つ対応する中
央処理装置が主記憶に対するロード・アクセスを実行中
であれば、記憶制御装置は当該中央処理装置に対してロ
ード・アクセスのキャンセルを指定する。中央処理装置
はバイパス機能によっても、そのデータを使用せず、且
つキャッシュ・メモリに対するデータの登録を行わない
。
バッファ無効化アドレスを受取れるようにすることは困
難である。また、記憶制御装置に第２のタグやバッファ
無効化キューを持つと、成る時点における最大バッファ
無効化アドレス数が増加してしまい、一定時間以内にバ
ッファ無効化アドレスを中央処理装置に送出するという
保障が困難になる。本発明は、バッファ無効化アドレス
の伝播を比較的簡単な回路で中央処理装置毎に時間監視
して、一定時間を越える状態が発生し、且つ対応する中
央処理装置が主記憶に対するロード・アクセスを実行中
であれば、記憶制御装置は当該中央処理装置に対してロ
ード・アクセスのキャンセルを指定する。中央処理装置
はバイパス機能によっても、そのデータを使用せず、且
つキャッシュ・メモリに対するデータの登録を行わない
。
その後、中央処理装置は再度同一アドレスで主記憶に対
するブロック・ロード要求アクセスを上記・ｆ、７４装
置に起動するごとによって、他の処理装置のｔ記・１ａ
書込み順序が正しく反映されることｉ保障するようＱこ
する。
するブロック・ロード要求アクセスを上記・ｆ、７４装
置に起動するごとによって、他の処理装置のｔ記・１ａ
書込み順序が正しく反映されることｉ保障するようＱこ
する。
以下、本発明を図面を参照しつつ説明する。第１図は一
般的な計算機システムの構成例を示す図である。第１図
において、１−〇ないし１−３は主記憶ユニット、２−
０と２−１は記憶制御装置、３−０と３−１はサービス
・プロセッサ、４−０と４−１はシステム・コンソール
・インタフェース、５−０ないし５−３は中央処理装置
、６−０と６−１はチャネル処理装置、７−１は第１の
タグ部、７−２は第２のタグ部、８はデータ部をそれぞ
れ示している。主記憶装置１−０ないし１−３のそれぞ
れは複数のバンクから構成されている。
般的な計算機システムの構成例を示す図である。第１図
において、１−〇ないし１−３は主記憶ユニット、２−
０と２−１は記憶制御装置、３−０と３−１はサービス
・プロセッサ、４−０と４−１はシステム・コンソール
・インタフェース、５−０ないし５−３は中央処理装置
、６−０と６−１はチャネル処理装置、７−１は第１の
タグ部、７−２は第２のタグ部、８はデータ部をそれぞ
れ示している。主記憶装置１−０ないし１−３のそれぞ
れは複数のバンクから構成されている。
記憶制御装置２−０の下には、２台の中央処理装置及び
１台のチャネル処理装置が接続されている。
１台のチャネル処理装置が接続されている。
記憶制御装置２−１の下にも、２台の中央処理装置及び
１台のチャネル処理装置が接続されている。
１台のチャネル処理装置が接続されている。
記憶制御装置は、下位に接続されている処理装置と主記
憶装置間のデータ転送を制御するものである。記憶制御
装置２−０と２−１の間にはインタフェースが設けられ
、例えば記憶制御装置２−〇が主記憶ユニット１−２を
アクセスしたい場合にはこのインタフェースを介して記
憶制御装置２−１に依頼する。記憶制御装置２−０は２
個のタグ部７−２を有しており、各タグ部７−２は対応
するタグ部７−１の写しを保持するものである。記憶制
御装置２−１も２個のタグ部７−２を有している。サー
ビス・プロセッサ３−０． ３−１は、システム・コン
ソール機能、システムＪ％ 常監視ＪＲ能及び保守コン
ソール機能等を有している。中央処理装置５−０はキャ
ッシュ・メモリを有しており、キャッシュ・メモリはタ
グ部７−１及びデータ部８から構成されている。なお、
キャッシュ・メモリはストア・スル一方式で管理されて
いる。
憶装置間のデータ転送を制御するものである。記憶制御
装置２−０と２−１の間にはインタフェースが設けられ
、例えば記憶制御装置２−〇が主記憶ユニット１−２を
アクセスしたい場合にはこのインタフェースを介して記
憶制御装置２−１に依頼する。記憶制御装置２−０は２
個のタグ部７−２を有しており、各タグ部７−２は対応
するタグ部７−１の写しを保持するものである。記憶制
御装置２−１も２個のタグ部７−２を有している。サー
ビス・プロセッサ３−０． ３−１は、システム・コン
ソール機能、システムＪ％ 常監視ＪＲ能及び保守コン
ソール機能等を有している。中央処理装置５−０はキャ
ッシュ・メモリを有しており、キャッシュ・メモリはタ
グ部７−１及びデータ部８から構成されている。なお、
キャッシュ・メモリはストア・スル一方式で管理されて
いる。
他の中央処理装置についても同様である。各チャネル処
理装置６−０．６−１は入出力装置と記憶制御装置間の
データ転送を制御するものであり、例えば最大１６個の
チャネルをもつことが出来る。
理装置６−０．６−１は入出力装置と記憶制御装置間の
データ転送を制御するものであり、例えば最大１６個の
チャネルをもつことが出来る。
第２図は中央処理装置の主記憶書込アドレスが成る一定
時間以内に処理されないとその順序が他の中央処理装置
に正しく伝わらないというバッファ無効化アドレスの伝
播例を示す図である。第２図の例では、中央処理装置５
−０が主記憶に対して書込アクセスをＳＴＡ 、ＳＴＢ
（Ａ、 Ｂはアドレス値）の順序で起動し、中央
処理装置５−１が続出アクセスをＦＣＨＡＳＦＣＨＢの
順序で起動している。そのとき、中央処理装置５−１の
キャッシュ・メモリにはアドレスＡに対するデータのみ
がロードされ、アドレスＢに対するデータがロードされ
ていなかったとすると、中央処理装置５−１は記憶制御
装置２−０に対して主記憶続出アクセスＦＣＨＢを起動
する。
時間以内に処理されないとその順序が他の中央処理装置
に正しく伝わらないというバッファ無効化アドレスの伝
播例を示す図である。第２図の例では、中央処理装置５
−０が主記憶に対して書込アクセスをＳＴＡ 、ＳＴＢ
（Ａ、 Ｂはアドレス値）の順序で起動し、中央
処理装置５−１が続出アクセスをＦＣＨＡＳＦＣＨＢの
順序で起動している。そのとき、中央処理装置５−１の
キャッシュ・メモリにはアドレスＡに対するデータのみ
がロードされ、アドレスＢに対するデータがロードされ
ていなかったとすると、中央処理装置５−１は記憶制御
装置２−０に対して主記憶続出アクセスＦＣＨＢを起動
する。
記憶制御袋Ｗ２−０が書込アクセスＳＴＢを先行して処
理すると、続出アクセスＰ ＣＩｔ Ｂはバンク・ビジ
ーによって成る時間待たされ、次に処理する中央処理装
置５−１の続出アクセスＰ ＣＩｔ ８は中央処理装置
５−〇によって更新された新しいデータとなり、中央処
理装置５−１に送出される。中央処理装置５−１は続出
アクセスＦＣＨＢのデータを記憶制御装置２−０から受
取ると、オペランド・ワード・レジスタＯＷＲにセント
し実行を開始すると同時に、後続する命令による続出ア
クセスＦＣＨＡをキャッシュ・メモリに対して行う。こ
の時点までに先に起動された中央処理装置５−０の主起
ｊＱ書込アクセスＳＴＡによるバッファ無効化アドレス
が中央処理装置５−１に伝播され且つハソファ無効化処
理が終了していないと、中央処理装置５−１のキャッシ
ュ・メモリに残っている古いデータを命令実行のために
使用してしまう。このような状態が発生すると、中央処
理装置５−０の主記憶書込順序が中央処理装置５−１に
正しく伝わらないことになる。
理すると、続出アクセスＰ ＣＩｔ Ｂはバンク・ビジ
ーによって成る時間待たされ、次に処理する中央処理装
置５−１の続出アクセスＰ ＣＩｔ ８は中央処理装置
５−〇によって更新された新しいデータとなり、中央処
理装置５−１に送出される。中央処理装置５−１は続出
アクセスＦＣＨＢのデータを記憶制御装置２−０から受
取ると、オペランド・ワード・レジスタＯＷＲにセント
し実行を開始すると同時に、後続する命令による続出ア
クセスＦＣＨＡをキャッシュ・メモリに対して行う。こ
の時点までに先に起動された中央処理装置５−０の主起
ｊＱ書込アクセスＳＴＡによるバッファ無効化アドレス
が中央処理装置５−１に伝播され且つハソファ無効化処
理が終了していないと、中央処理装置５−１のキャッシ
ュ・メモリに残っている古いデータを命令実行のために
使用してしまう。このような状態が発生すると、中央処
理装置５−０の主記憶書込順序が中央処理装置５−１に
正しく伝わらないことになる。
第３図は上記状態を起こさないようにするために記憶制
御装置−中央処理装置間インクフェース及びそれぞれの
装置内処理を規約化した一例である。本規約をどのよう
に変更したとしても、記憶制御装置におけるバッファ無
効化アドレスの伝播時間を一定時間以内にするか、又は
何等かの対策が必要となる。第３図において、記憶制御
装置は、全てのバッファ無効化アドレスの伝播を最大２
２τで行い、２２τを越えた場合には対応する中央処理
装置にフェッチのキャンセルを指示する。中央処理装置
はＤＯＷ（フェッチ・データの６τ前に送出されるタイ
ミング信号）を受取った時点で中央処理装置内のバッフ
ァ無効化スタック内のバッファ無効化アドレスにフラグ
を付加し、本フラグ付バッファ無効化アドレスが未処理
のまま残っていると、後続するキャッシュ・フェッチ（
例えばＦＣＨＡ）を禁止する。
御装置−中央処理装置間インクフェース及びそれぞれの
装置内処理を規約化した一例である。本規約をどのよう
に変更したとしても、記憶制御装置におけるバッファ無
効化アドレスの伝播時間を一定時間以内にするか、又は
何等かの対策が必要となる。第３図において、記憶制御
装置は、全てのバッファ無効化アドレスの伝播を最大２
２τで行い、２２τを越えた場合には対応する中央処理
装置にフェッチのキャンセルを指示する。中央処理装置
はＤＯＷ（フェッチ・データの６τ前に送出されるタイ
ミング信号）を受取った時点で中央処理装置内のバッフ
ァ無効化スタック内のバッファ無効化アドレスにフラグ
を付加し、本フラグ付バッファ無効化アドレスが未処理
のまま残っていると、後続するキャッシュ・フェッチ（
例えばＦＣＨＡ）を禁止する。
第４図は第１図の記憶制御装置、特にバッファ無効化ア
ドレス伝播回路に注目した論理構成図である。第４図に
おいて、９ないし１２はボート、１３は優先選択回路、
１４はバンク・ビジー制御部、１５と１６はレジスタ、
１７はパイプライン、１８は中央処理装置及びチャネル
処理装置に対するインタフェース制御部、１９は第２の
タグ部のＲＡＭ、２０は一致検出回路、２１はセレクタ
、２２はバッファ無効化キュー、２３はキュー制御部、
２４は中央処理装置５−１に対する第２のタグ部、ＢＩ
ＲＱないしＢＩＡＲはレジスタ、ＭＣＨは一致化フラグ
、ｆｌＤＡＴ２はレジスタをそれぞれ示している。
ドレス伝播回路に注目した論理構成図である。第４図に
おいて、９ないし１２はボート、１３は優先選択回路、
１４はバンク・ビジー制御部、１５と１６はレジスタ、
１７はパイプライン、１８は中央処理装置及びチャネル
処理装置に対するインタフェース制御部、１９は第２の
タグ部のＲＡＭ、２０は一致検出回路、２１はセレクタ
、２２はバッファ無効化キュー、２３はキュー制御部、
２４は中央処理装置５−１に対する第２のタグ部、ＢＩ
ＲＱないしＢＩＡＲはレジスタ、ＭＣＨは一致化フラグ
、ｆｌＤＡＴ２はレジスタをそれぞれ示している。
ボート９は中央処理装置５−０に対するものであり、ポ
ート１０は中央処理装置５−１に対するものであり、ボ
ート１１はチャネル処理装置６−０に対するものであり
、ポート１２はチャネル処理装置６−１に対するもので
ある。優先選択回路１３は、各ポートから送られて来る
主記憶アクセス要求を選択してパイプライン１７に投入
するものである。この際、ビジーのバンクを指定する主
記憶アクセス要求は選択されない。バンク・ビジー制御
部１４は何れのバンクがビジーであるかを優先選択回路
１３に通知するためのものである。パイプライン１７は
、複数の制御ステージから構成され・各ステージでは固
有の制御を行う。インクフェース制御部１８は、記憶制
御「装置とその下につながれる処理装置との間ににおけ
るデータや制御信号の転送を制御するものである。ＲＡ
Ｍ１９は、第１のタグ部７−１と同様にセソトアソシャ
ティブ方式のものであり、この中には中央処理装置５−
０のタグ部７−１の内容がコピーされている。−数構出
回路２０ば、ＲＡＭ１９からの読出データとレジスタＢ
ＩＲＯの主記憶書込アドレス・データの上位部分とを比
較し、両者が一致しておれば一致化フラグＭＣＩをオン
とする。ＲＡＭ１９からの読出データとレジスタＢＩＲ
Ｏの主記憶書込アドレス・データの上位部分とが一致を
示し且つ当該主記憶書込アドレスが他装置からのもので
ある場合には、レジスタＢ［Ｏの主記憶書込アドレス・
データはレジスタＢＩＲＩ及びセレクタ２１を介してバ
ッファ無効化キュー２２に格納される。また、ＲＡＭ１
９からの続出データとレジスタＢＩＲＯの主記憶書込ア
ドレス・データの上位部分とが不一致を示し且つ当該主
記憶書込アドレスが自装置からのものである場合には、
レジスタＢＩＲＯの主記憶書込アドレス・データはＲＡ
Ｍ１９に格納される。バッファ無効化キュー２２に格納
されているバッファ無効化アドレスはレジスタＢＩＡＲ
を介して順番に中央処理装置５−０に送られる。キュー
制御部２３は、バッファ無効化キュー２２の制御を行う
ものであり、中央処理装置５−０からＢＩ ５ＴＡＣＫ
ＢＵＳＹの信号（バッファ無効化スタックが一杯であ
ることを示す信号）が送られて来ると、中央処理装置５
−０に対するバッファ無効化アドレスの送出を中断させ
る。
ート１０は中央処理装置５−１に対するものであり、ボ
ート１１はチャネル処理装置６−０に対するものであり
、ポート１２はチャネル処理装置６−１に対するもので
ある。優先選択回路１３は、各ポートから送られて来る
主記憶アクセス要求を選択してパイプライン１７に投入
するものである。この際、ビジーのバンクを指定する主
記憶アクセス要求は選択されない。バンク・ビジー制御
部１４は何れのバンクがビジーであるかを優先選択回路
１３に通知するためのものである。パイプライン１７は
、複数の制御ステージから構成され・各ステージでは固
有の制御を行う。インクフェース制御部１８は、記憶制
御「装置とその下につながれる処理装置との間ににおけ
るデータや制御信号の転送を制御するものである。ＲＡ
Ｍ１９は、第１のタグ部７−１と同様にセソトアソシャ
ティブ方式のものであり、この中には中央処理装置５−
０のタグ部７−１の内容がコピーされている。−数構出
回路２０ば、ＲＡＭ１９からの読出データとレジスタＢ
ＩＲＯの主記憶書込アドレス・データの上位部分とを比
較し、両者が一致しておれば一致化フラグＭＣＩをオン
とする。ＲＡＭ１９からの読出データとレジスタＢＩＲ
Ｏの主記憶書込アドレス・データの上位部分とが一致を
示し且つ当該主記憶書込アドレスが他装置からのもので
ある場合には、レジスタＢ［Ｏの主記憶書込アドレス・
データはレジスタＢＩＲＩ及びセレクタ２１を介してバ
ッファ無効化キュー２２に格納される。また、ＲＡＭ１
９からの続出データとレジスタＢＩＲＯの主記憶書込ア
ドレス・データの上位部分とが不一致を示し且つ当該主
記憶書込アドレスが自装置からのものである場合には、
レジスタＢＩＲＯの主記憶書込アドレス・データはＲＡ
Ｍ１９に格納される。バッファ無効化キュー２２に格納
されているバッファ無効化アドレスはレジスタＢＩＡＲ
を介して順番に中央処理装置５−０に送られる。キュー
制御部２３は、バッファ無効化キュー２２の制御を行う
ものであり、中央処理装置５−０からＢＩ ５ＴＡＣＫ
ＢＵＳＹの信号（バッファ無効化スタックが一杯であ
ることを示す信号）が送られて来ると、中央処理装置５
−０に対するバッファ無効化アドレスの送出を中断させ
る。
第２のタグ部及びバッファ無効化キュー等を記憶制御装
置に持たない場合には、記憶制御装置におけるバッファ
無効化アドレス伝播時間を成る一定時間内に保障するこ
とは比較的簡単に行うことが出来る。しかしながら、そ
の場合には、各中央処理装置内にあるバッファ無効化ス
タックの何れかがＦＵＬＬ”状態になると、その中央処
理装置以外の全中央処理装置の主記憶書込みを禁止する
必要がある。
置に持たない場合には、記憶制御装置におけるバッファ
無効化アドレス伝播時間を成る一定時間内に保障するこ
とは比較的簡単に行うことが出来る。しかしながら、そ
の場合には、各中央処理装置内にあるバッファ無効化ス
タックの何れかがＦＵＬＬ”状態になると、その中央処
理装置以外の全中央処理装置の主記憶書込みを禁止する
必要がある。
また、逆に第２のタグ部及びバッファ無効化キュー等を
記憶制御装置内に持つと、対応する中央処理装置内のバ
ッファ無効化スタックがＦＵＬＬ’状態になった場合、
バッファ無効化アドレスがバッファ無効化キューに残っ
てしまい、バッファ無効化アドレス伝播時間の保障が困
難になる。
記憶制御装置内に持つと、対応する中央処理装置内のバ
ッファ無効化スタックがＦＵＬＬ’状態になった場合、
バッファ無効化アドレスがバッファ無効化キューに残っ
てしまい、バッファ無効化アドレス伝播時間の保障が困
難になる。
第３図の例では同一アドレスに対する書込アクセスと続
出アクセスが連続した場合、続出アクセスに対するデー
タアウト・ウオーニング信号ＤＯＷまでを最少２２τ（
マシン・サイクル数）としている。記憶制御装置内でバ
ッファ無効化アドレスが待たされることなく伝播すると
、ＰＩＰＥＬＩＮＥ→ＢＩＲＯ→ＢＩＲＩ→Ｂｌ Ｑ
ＵＥＵＥ→Ｂｌ八Ｒの各レジスへで全部で５τが必要で
ある。また、バッファ無効化アドレスが待たされる要因
としては、バッファ無効化キュー２２に何個かのバッフ
ァ無効化アドレスが溜まっていること及び対応する中央
処理装置のバッファ無効化スタックがＦｔｌＬＬ“状態
でバッファ無効化アドレスを送出出来ないことの２要因
がある。これらによって待たされる時間をＷｔとすると ５τ＋Ｗｔ≦２２τ が成立する。つまりＷｔ≦１７τであれば問題はないこ
とになる。
出アクセスが連続した場合、続出アクセスに対するデー
タアウト・ウオーニング信号ＤＯＷまでを最少２２τ（
マシン・サイクル数）としている。記憶制御装置内でバ
ッファ無効化アドレスが待たされることなく伝播すると
、ＰＩＰＥＬＩＮＥ→ＢＩＲＯ→ＢＩＲＩ→Ｂｌ Ｑ
ＵＥＵＥ→Ｂｌ八Ｒの各レジスへで全部で５τが必要で
ある。また、バッファ無効化アドレスが待たされる要因
としては、バッファ無効化キュー２２に何個かのバッフ
ァ無効化アドレスが溜まっていること及び対応する中央
処理装置のバッファ無効化スタックがＦｔｌＬＬ“状態
でバッファ無効化アドレスを送出出来ないことの２要因
がある。これらによって待たされる時間をＷｔとすると ５τ＋Ｗｔ≦２２τ が成立する。つまりＷｔ≦１７τであれば問題はないこ
とになる。
第５図は本発明による中央処理装置に対するバッファ無
効化アドレス伝播の時間監視回路の１例を示す図である
。第５図において、２５は減算回路、２６は（＋１）回
路、２７は加算回路、２８と２９はＤフリップ・フロッ
プ、３０はＳＲフリップ・フロップ、３１！！ＡＮＤ回
路、３２はと３３はＯＲ回路、３４はＮＯＲ回路、３５
はレジスタをそれぞれ示している。
効化アドレス伝播の時間監視回路の１例を示す図である
。第５図において、２５は減算回路、２６は（＋１）回
路、２７は加算回路、２８と２９はＤフリップ・フロッ
プ、３０はＳＲフリップ・フロップ、３１！！ＡＮＤ回
路、３２はと３３はＯＲ回路、３４はＮＯＲ回路、３５
はレジスタをそれぞれ示している。
第５図の回路はＷｔ＞１６τを検出するものである。１
６τという値は回路上の都合による。記憶制御装置で第
２図の処理状態を検出することは困難であるので、全て
の主記憶書込アクセスに注目し、第５図の回路゛によっ
て何れかがｗｔ＞１６τになることを検出し、対応する
中央処理装置に対して主記憶続出アクセスのキャンセル
を指示する。もしも該中央処理装置が主記憶続出アクセ
スを起動していなければ、このキャンセル信号を無視す
ることができる。第５図のＷｔ＞１６で’ｃ ＋ｔ＝出
する回路の条件は下記の通りである。
６τという値は回路上の都合による。記憶制御装置で第
２図の処理状態を検出することは困難であるので、全て
の主記憶書込アクセスに注目し、第５図の回路゛によっ
て何れかがｗｔ＞１６τになることを検出し、対応する
中央処理装置に対して主記憶続出アクセスのキャンセル
を指示する。もしも該中央処理装置が主記憶続出アクセ
スを起動していなければ、このキャンセル信号を無視す
ることができる。第５図のＷｔ＞１６で’ｃ ＋ｔ＝出
する回路の条件は下記の通りである。
Ｗｔ＞１６ｒ ＝ （（ＢＩ ｒＮＱ ｂラン
９ ＢＩ ０ＵＴＱ ｈ’ｙンタ＞＋ＢＩ
５ＴＡＣＫ ＢｔｌＳＹ カランタイ直〕＋ＢＩ
５ＴＡＣＫ ＢＵＳＹ ２ＮＯ（ＢＩ ＩＮＱ カ
ウンターＢＩ ０ＵＴＱ カウンタ） はバッファ
無効化キュー内のバッファ無効化アドレスの個数を示し
、（ＢＩ ５ＴＡＣＫ ＢＵＳＹ Ｎンタ値）は対応す
る中央処理装置のバッファ無効化スタックががＦＵＬビ
状態の時間を示し、（ＢＩ ５ＴＡＣＫ ２ＮＤ）はバ
ッファ無効化キューがＥＭＰＴＹでない状態でＢＩ ５
ＴＡＣＫ ＢＵＳＹ’信号が２度オンになったことを示
す。
９ ＢＩ ０ＵＴＱ ｈ’ｙンタ＞＋ＢＩ
５ＴＡＣＫ ＢｔｌＳＹ カランタイ直〕＋ＢＩ
５ＴＡＣＫ ＢＵＳＹ ２ＮＯ（ＢＩ ＩＮＱ カ
ウンターＢＩ ０ＵＴＱ カウンタ） はバッファ
無効化キュー内のバッファ無効化アドレスの個数を示し
、（ＢＩ ５ＴＡＣＫ ＢＵＳＹ Ｎンタ値）は対応す
る中央処理装置のバッファ無効化スタックががＦＵＬビ
状態の時間を示し、（ＢＩ ５ＴＡＣＫ ２ＮＤ）はバ
ッファ無効化キューがＥＭＰＴＹでない状態でＢＩ ５
ＴＡＣＫ ＢＵＳＹ’信号が２度オンになったことを示
す。
第５図において、減算回路２１は、（ＢＩ ＴＮＱ Ｈ
ンターＢＩ ０ＵＴＱカウンタ）の計算を行うものであ
る。（＋１）回路２６は、（ＢＩ ５ＴＡＣＫ ＢＵＳ
Ｙカウンタ値）を求めるものである。フリップ・フロッ
プ２８がセットされると、（＋１）回路２６はクロック
が生成される度にその値を＋１し、ＯＲ回路３３が論理
「１」を出力すると、（＋１）回路２６の値は強制的に
零にされる。（＋１）回路２６は１５”でカウントを止
める。加算回路２７は４ピントのものであって、（（Ｂ
Ｉ ＩＮＱ カウンターＢＩ ０ＵＴＱ カウ
ンタ） ＋Ｂｒ ５ＴＡＣＫ ＢＩＩＳＹカウン
タ値〕の計算を行うものである。加算結果が“１６”以
上になると、キャリ信号がオンとなる。
ンターＢＩ ０ＵＴＱカウンタ）の計算を行うものであ
る。（＋１）回路２６は、（ＢＩ ５ＴＡＣＫ ＢＵＳ
Ｙカウンタ値）を求めるものである。フリップ・フロッ
プ２８がセットされると、（＋１）回路２６はクロック
が生成される度にその値を＋１し、ＯＲ回路３３が論理
「１」を出力すると、（＋１）回路２６の値は強制的に
零にされる。（＋１）回路２６は１５”でカウントを止
める。加算回路２７は４ピントのものであって、（（Ｂ
Ｉ ＩＮＱ カウンターＢＩ ０ＵＴＱ カウ
ンタ） ＋Ｂｒ ５ＴＡＣＫ ＢＩＩＳＹカウン
タ値〕の計算を行うものである。加算結果が“１６”以
上になると、キャリ信号がオンとなる。
このキャリ信号はＯＲ回路３２及びレジスタ３５を介し
てキャンセル信号として対応する中央処理装置に送られ
る。Ｄフリップ・フリップ２９及びＳＲフリップ・フロ
ップ３０がセントされている状態の下でＤフリップ・フ
ロップ２８がセットされると、ＡＮＤ回路３１は論理「
１」を出力する。
てキャンセル信号として対応する中央処理装置に送られ
る。Ｄフリップ・フリップ２９及びＳＲフリップ・フロ
ップ３０がセントされている状態の下でＤフリップ・フ
ロップ２８がセットされると、ＡＮＤ回路３１は論理「
１」を出力する。
ＡＮＤ回路３１の出力がＢＩ ＢＵＳＹ ２ＮＤ信号と
なる。
なる。
信号ＥＭＰＴＹが論理ＩＪになると、ＯＲ回路３３に論
理「１」が入力され、またＳＲフリップ・フロップ３０
はリセットされる。８１ ＢＵＳＹ ２ＮＤ信号がオン
になった時にもＳＲフリップ・フロップ３０はリセット
される。ＢＩ ＢＵＳＹ ２ＮＤ信号はＯＲ回路３２及
びレジスタ３５を介してキャンセル信号として対応する
中央処理装置に送られる。
理「１」が入力され、またＳＲフリップ・フロップ３０
はリセットされる。８１ ＢＵＳＹ ２ＮＤ信号がオン
になった時にもＳＲフリップ・フロップ３０はリセット
される。ＢＩ ＢＵＳＹ ２ＮＤ信号はＯＲ回路３２及
びレジスタ３５を介してキャンセル信号として対応する
中央処理装置に送られる。
以上の説明から明らかなように、本発明によれば
■ 記憶制御装置に第２のタグ部やバッファ無効化アド
レスを保持するキュー等を持つことを可能とし、バッフ
ァ無効化処理を効率的に行い得ること、 ■ 中央処理装置に対するバッファ無効化アドレス伝播
の時間監視回路を記憶制御装置内に持つことによって、
システム内の成る中央処理装置に対応するバッファ無効
化キュー及びバッファ無効化スタックがＦ［ＩＬＬ”状
態になってシステム全体の書込処理を禁止するという確
率を低く出来ること、 等の顕著な効果を奏することが出来る。
レスを保持するキュー等を持つことを可能とし、バッフ
ァ無効化処理を効率的に行い得ること、 ■ 中央処理装置に対するバッファ無効化アドレス伝播
の時間監視回路を記憶制御装置内に持つことによって、
システム内の成る中央処理装置に対応するバッファ無効
化キュー及びバッファ無効化スタックがＦ［ＩＬＬ”状
態になってシステム全体の書込処理を禁止するという確
率を低く出来ること、 等の顕著な効果を奏することが出来る。
第１図は一般的な計算機システムの構成例を示す図、第
２図は中央処理装置の主記憶書込アドレスが成る一定時
間以内に処理されないとその順序が他の中央処理装置に
正しく伝わらないというバッファ無効化アドレスの伝播
例を示す図、第３図は中央処理装置の主記憶書込順序が
他の中央処理装置に正しく伝わることを保障するための
インクフェース及び処理規約を示す図、第４図は第１図
の記憶制御装置の特にバッファ無効化アドレス伝播部分
に注目した論理構成図、第５図は中央処理装置に対する
バッファ無効化アドレス伝播の時間監視回路の１例を示
す図である。 １−０ないし１−３・・・主記憶ユニｙ ）、２−〇と
２−１・・・記憶制御装置、３−０と３−１・・・サー
ビス・プロセッサ、４−０と４−１・・・システム・コ
ンソール・インタフェース、５−０ないし５−３・・・
中央処理装置、６−０と６−１・・・チャネル処理装置
、７−１・・・第１のタグ部、７−２・・・第２のタグ
部、８・・・データ部、９ないし１２・・・ボート、１
３・・・優先選択回路、１４・・・バンク・ビジー制御
部、１５と１６・・・レジスタ、１７・・・パイプライ
ン、１８・・・中央処理装置及びチャネル処理装置に対
するインタフェース制御部、１９・・・第２のタグ部の
ＲＡＭ、２０・・・−数構出回路、２１・・・セレクタ
、２２・・・バッファ無効化キュー、２３・・・キュー
制御部、２４・・・中央処理装置５−１に対する第２の
タグ部、ＢＩＲＯないしＢＩＡｒ！・・・レジスタ、Ｍ
ＣＨ・・・−敗北フラグ、ｒｌＤＡＴ２・・・レジスタ
、２５・・・減算回路、２６・ぺ＋１）回路、２７・・
・加算回路、２８と２９・・・Ｄフリップ・フロップ、
３０・・・ＳＲフリップ・フロップ、３１・・・ＡＮＤ
回路、３２・・・ＯＲ回路、３３・・・ＮＯＲ回路、３
４・・・レジスタ。
２図は中央処理装置の主記憶書込アドレスが成る一定時
間以内に処理されないとその順序が他の中央処理装置に
正しく伝わらないというバッファ無効化アドレスの伝播
例を示す図、第３図は中央処理装置の主記憶書込順序が
他の中央処理装置に正しく伝わることを保障するための
インクフェース及び処理規約を示す図、第４図は第１図
の記憶制御装置の特にバッファ無効化アドレス伝播部分
に注目した論理構成図、第５図は中央処理装置に対する
バッファ無効化アドレス伝播の時間監視回路の１例を示
す図である。 １−０ないし１−３・・・主記憶ユニｙ ）、２−〇と
２−１・・・記憶制御装置、３−０と３−１・・・サー
ビス・プロセッサ、４−０と４−１・・・システム・コ
ンソール・インタフェース、５−０ないし５−３・・・
中央処理装置、６−０と６−１・・・チャネル処理装置
、７−１・・・第１のタグ部、７−２・・・第２のタグ
部、８・・・データ部、９ないし１２・・・ボート、１
３・・・優先選択回路、１４・・・バンク・ビジー制御
部、１５と１６・・・レジスタ、１７・・・パイプライ
ン、１８・・・中央処理装置及びチャネル処理装置に対
するインタフェース制御部、１９・・・第２のタグ部の
ＲＡＭ、２０・・・−数構出回路、２１・・・セレクタ
、２２・・・バッファ無効化キュー、２３・・・キュー
制御部、２４・・・中央処理装置５−１に対する第２の
タグ部、ＢＩＲＯないしＢＩＡｒ！・・・レジスタ、Ｍ
ＣＨ・・・−敗北フラグ、ｒｌＤＡＴ２・・・レジスタ
、２５・・・減算回路、２６・ぺ＋１）回路、２７・・
・加算回路、２８と２９・・・Ｄフリップ・フロップ、
３０・・・ＳＲフリップ・フロップ、３１・・・ＡＮＤ
回路、３２・・・ＯＲ回路、３３・・・ＮＯＲ回路、３
４・・・レジスタ。
Claims (1)
- 複数の中央処理装置と、複数のチャネルを制御するチャ
ネル処理装置と、主記憶アクセス及び中央処理装置とチ
ャネル処理装置間のインタフェースを制御する記憶制御
装置とを具備し、且つ上記記憶制御装置に中央処理装置
内のキャッシュ・メモリと主記憶の一致化を行うための
第２のタグ部及びバッファ無効化アドレスを保持するバ
ッファ無効化キューを持つシステムにおいて、中央処理
装置の主記憶書込順序を他の中央処理装置に正しく反映
させるために、記憶制御装置に記憶制御装置内でのバッ
ファ無効化アドレス伝播時間をそれぞれの中央処理装置
毎に監視する監視手段を設け、監視手段によって一定時
間をこえたことが検出された場合には、対応する中央処
理装置が主記憶にロード・アクセス要求を出しておれば
、そのデータを使用せず且つキャッシュ・メモリへの登
録を行わず、再度同一アドレスに対するロード・アクセ
ス要求を起動することを特徴とするバッファ無効化アド
レス伝播の時間監視による主記憶書込順序制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60247759A JPS62107351A (ja) | 1985-11-05 | 1985-11-05 | 主記憶書込順序制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60247759A JPS62107351A (ja) | 1985-11-05 | 1985-11-05 | 主記憶書込順序制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62107351A true JPS62107351A (ja) | 1987-05-18 |
| JPH0452978B2 JPH0452978B2 (ja) | 1992-08-25 |
Family
ID=17168238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60247759A Granted JPS62107351A (ja) | 1985-11-05 | 1985-11-05 | 主記憶書込順序制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62107351A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2007099614A1 (ja) * | 2006-02-28 | 2009-07-16 | 富士通株式会社 | システムコントローラおよびキャッシュ制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5096145A (ja) * | 1973-12-24 | 1975-07-31 | ||
| JPS605359A (ja) * | 1983-06-23 | 1985-01-11 | Fujitsu Ltd | バツフア記憶装置制御方式 |
-
1985
- 1985-11-05 JP JP60247759A patent/JPS62107351A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5096145A (ja) * | 1973-12-24 | 1975-07-31 | ||
| JPS605359A (ja) * | 1983-06-23 | 1985-01-11 | Fujitsu Ltd | バツフア記憶装置制御方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2007099614A1 (ja) * | 2006-02-28 | 2009-07-16 | 富士通株式会社 | システムコントローラおよびキャッシュ制御方法 |
| US7979644B2 (en) | 2006-02-28 | 2011-07-12 | Fujitsu Limited | System controller and cache control method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0452978B2 (ja) | 1992-08-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |