JPH0212349A - 記憶制御装置 - Google Patents
記憶制御装置Info
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- JPH0212349A JPH0212349A JP63162310A JP16231088A JPH0212349A JP H0212349 A JPH0212349 A JP H0212349A JP 63162310 A JP63162310 A JP 63162310A JP 16231088 A JP16231088 A JP 16231088A JP H0212349 A JPH0212349 A JP H0212349A
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- 238000000034 method Methods 0.000 claims description 10
- 230000005764 inhibitory process Effects 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 6
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- 230000001629 suppression Effects 0.000 description 2
- 206010011878 Deafness Diseases 0.000 description 1
- 101100332284 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) DSS1 gene Proteins 0.000 description 1
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- 208000016354 hearing loss disease Diseases 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
アクセス要求元と主記憶装置との間に中間バッファを設
け、ストアスルー方式によってデータのアクセス１ｌｉ
ｌｌ １ｆｆｌを行う記憶ホ制御装置に関し、ストアス
ルー方式において、ｉ ｙ３のＭＳＵプライオリティを
獲ｊｌ後、直しにＧＢＳプライオリティを穫１１シて該
当ブロックを無効、および上記ｔＩ！装置のスｉ・ア中
の同一ブしシックに対Ｊ°るフェッチアクセスのみを抑
止し、ストアアクセスによるフェッチアクセスの遅れを
解消してスループソＩ・を向上させることを目的とし、 アクセス要求元から主記憶装置に対するアクセス要求に
対応して、当該主記憶装置に対するアクセス権を付与す
るＭＳＵプライオリティ回路と、このＭＳＵプライオリ
ティ回路からアクセス権を獲得して主記憶装置に対して
データを書き込むアドレスが、現在複数回に分けて書き
込んでいる途中のブロックアドレスに一致するか否かを
比較する比較器とを備え、この比較器によって一致する
と比較されたブロックのみフェッチアクセスを抑止する
ように構成する。また、アクセス要求元から主記憶装置
に対するアクセス要求に対応して、当該主記憶装置に対
するアクセス権を付与するＭＳＵプライオリティ回路と
、アクセス要求元から中間バッファに対するアクセス要
求に対応して、当該中間バッファに対するアクセス権を
イ・１与するＧＢＳプライオリティ回路と、上記ＭＳＵ
プライオリティ回路からアクセス権を獲得して上記ｔ１
！装置に対してブロック内の第２番目のデータを書き込
む際に、上記ＧＢＳプライオリティ回路から中間バッフ
ァに対するアクセス権を獲得して当該ブロックを無効に
してフェッチアクセス抑止時間を短縮するように構成す
る。
け、ストアスルー方式によってデータのアクセス１ｌｉ
ｌｌ １ｆｆｌを行う記憶ホ制御装置に関し、ストアス
ルー方式において、ｉ ｙ３のＭＳＵプライオリティを
獲ｊｌ後、直しにＧＢＳプライオリティを穫１１シて該
当ブロックを無効、および上記ｔＩ！装置のスｉ・ア中
の同一ブしシックに対Ｊ°るフェッチアクセスのみを抑
止し、ストアアクセスによるフェッチアクセスの遅れを
解消してスループソＩ・を向上させることを目的とし、 アクセス要求元から主記憶装置に対するアクセス要求に
対応して、当該主記憶装置に対するアクセス権を付与す
るＭＳＵプライオリティ回路と、このＭＳＵプライオリ
ティ回路からアクセス権を獲得して主記憶装置に対して
データを書き込むアドレスが、現在複数回に分けて書き
込んでいる途中のブロックアドレスに一致するか否かを
比較する比較器とを備え、この比較器によって一致する
と比較されたブロックのみフェッチアクセスを抑止する
ように構成する。また、アクセス要求元から主記憶装置
に対するアクセス要求に対応して、当該主記憶装置に対
するアクセス権を付与するＭＳＵプライオリティ回路と
、アクセス要求元から中間バッファに対するアクセス要
求に対応して、当該中間バッファに対するアクセス権を
イ・１与するＧＢＳプライオリティ回路と、上記ＭＳＵ
プライオリティ回路からアクセス権を獲得して上記ｔ１
！装置に対してブロック内の第２番目のデータを書き込
む際に、上記ＧＢＳプライオリティ回路から中間バッフ
ァに対するアクセス権を獲得して当該ブロックを無効に
してフェッチアクセス抑止時間を短縮するように構成す
る。
（産業上の利用分野〕
本発明は、アクセス要求元と主記憶装置との間に中間バ
ッファを設け、ストアスルー方式によってデータのアク
セス制御を行う記憶制ｆ［Ｉ装置に関するものである。
ッファを設け、ストアスルー方式によってデータのアク
セス制御を行う記憶制ｆ［Ｉ装置に関するものである。
近年のプロセッサの高速化に伴い、ストアスルー方式の
中間バッファの特徴であるストアクセスによるフェッチ
アクセスの抑止による遅れが問題となっている。
中間バッファの特徴であるストアクセスによるフェッチ
アクセスの抑止による遅れが問題となっている。
〔従来の技術と発明が解決しようとする課題〕従来のス
トアスルー方式において、プロセッサからのストアスー
クが主記憶ｖＬ置（ＭＳＵ）に読み書きするデータ幅よ
りも大きい時、例えばストアスータ幅が３２バイトで、
読み書きするデータ圏が８バイトの時、ＭＳＵプライオ
リティを４回）！得した後、ＧＢＳ （中間バッファ）
プライオリティを獲得し、データがＧＢＳに格納されて
いた（ヒントした）ならば、当該ブロックをインバリデ
ート（無効）にしていた、この際、ＧＢＳはストアスル
ーであるので、３２バイトの全てのストアが終了しない
うちに、当該ストアアドレスを含むブロックを他のプロ
セッサがフェッチした場合、新データと旧データとが混
在し、データ化けとなるので、これを防止するために、
第５図に示すように、最初のＭＳＵプライオリティ獲得
から、最後のＧＢＳプリライオリティ！聾得するまでの
間、全てのフェッチアクセスを抑止していた。このため
、ストアアクセスによるフェッチアクセスの遅れ生じて
しまうという問題があった。
トアスルー方式において、プロセッサからのストアスー
クが主記憶ｖＬ置（ＭＳＵ）に読み書きするデータ幅よ
りも大きい時、例えばストアスータ幅が３２バイトで、
読み書きするデータ圏が８バイトの時、ＭＳＵプライオ
リティを４回）！得した後、ＧＢＳ （中間バッファ）
プライオリティを獲得し、データがＧＢＳに格納されて
いた（ヒントした）ならば、当該ブロックをインバリデ
ート（無効）にしていた、この際、ＧＢＳはストアスル
ーであるので、３２バイトの全てのストアが終了しない
うちに、当該ストアアドレスを含むブロックを他のプロ
セッサがフェッチした場合、新データと旧データとが混
在し、データ化けとなるので、これを防止するために、
第５図に示すように、最初のＭＳＵプライオリティ獲得
から、最後のＧＢＳプリライオリティ！聾得するまでの
間、全てのフェッチアクセスを抑止していた。このため
、ストアアクセスによるフェッチアクセスの遅れ生じて
しまうという問題があった。
本発明は、ストアスルー方式において、最初のＭＳＵプ
ライオリティを獲得後、直ちにＧＢＳプライオリティを
獲得して該当ブロックを無効、および主記憶装置のスト
ア中の同一ブロックに対するフェッチアクセスのみを抑
止し、ストアアクセスによるフェッチアクセスの遅れを
解ン肖してスル−ブツトを向上させることを目的として
いる。
ライオリティを獲得後、直ちにＧＢＳプライオリティを
獲得して該当ブロックを無効、および主記憶装置のスト
ア中の同一ブロックに対するフェッチアクセスのみを抑
止し、ストアアクセスによるフェッチアクセスの遅れを
解ン肖してスル−ブツトを向上させることを目的として
いる。
（課題を解決する手段〕
第１図を参照して課題を解決する手段を説明する。
第１図において、ＧＢＳプライオリティ回路３は、中間
バッファ４に対するアクセス権の獲得順序を制御するも
のである。
バッファ４に対するアクセス権の獲得順序を制御するも
のである。
中間バッファ４は、アクセス要求元と主記憶装置との中
間にもうけた高速ランダムアクセス可能なメモリである
。
間にもうけた高速ランダムアクセス可能なメモリである
。
ＭＳＵプライオリティ回路５は、主記憶装置（ＭＳＵ）
１１に対するアクセス権の獲得順序をｔｔｉｌｌ ｉｎ
するものである。
１１に対するアクセス権の獲得順序をｔｔｉｌｌ ｉｎ
するものである。
比較器８は、フＬ ’７チアクセスが、主記憶装置１１
にデータを書き込み中のブロックに対するものであると
アドレス比較して検出した場合、このフェッチアクセス
の！■止指示を行うものである。
にデータを書き込み中のブロックに対するものであると
アドレス比較して検出した場合、このフェッチアクセス
の！■止指示を行うものである。
主記憶装置（ＭＳｔＪ）１１は、データを記憶するもの
である。
である。
本発明は、第１図に示すように、プロセッサ（１）（ア
クセス要求元）などからのストア要求に対応して、ＭＳ
Ｕプライオリティ回路５から主記憶袋７１１１１に対す
るアクセス権を獲得して第１回目のデータを当該主記憶
装置１１に書き込み、第２回目のデータを当該上記４ｆ
１装置１１に書き込む際に併せてＧＢＳプライオリティ
回路３から中間バッファ４に対するアクセス１筐を１！
得して該当フ゛ロンクを無効（従って、これ以降はミス
となり、旧データを中間バッファ４から直接にフェッチ
できない）にし、更に第３回目などのデータを主記憶装
置１１に順次ストアするようにしている。また、比較器
８が、第り回目のデータを主記憶装置１１にストアした
ブロックと同じブロックのアドレスに対するフェッチア
クセスを検出して抑止するようにＭＳＵプライオリティ
回路５に指示している。
クセス要求元）などからのストア要求に対応して、ＭＳ
Ｕプライオリティ回路５から主記憶袋７１１１１に対す
るアクセス権を獲得して第１回目のデータを当該主記憶
装置１１に書き込み、第２回目のデータを当該上記４ｆ
１装置１１に書き込む際に併せてＧＢＳプライオリティ
回路３から中間バッファ４に対するアクセス１筐を１！
得して該当フ゛ロンクを無効（従って、これ以降はミス
となり、旧データを中間バッファ４から直接にフェッチ
できない）にし、更に第３回目などのデータを主記憶装
置１１に順次ストアするようにしている。また、比較器
８が、第り回目のデータを主記憶装置１１にストアした
ブロックと同じブロックのアドレスに対するフェッチア
クセスを検出して抑止するようにＭＳＵプライオリティ
回路５に指示している。
従って、アクセス要求元が主記憶袋２１１にストアした
後、中間バッファ４の該当ブロックを無効にすることに
より、当該中間バッファ４に対するフェッチアクセスの
抑止時間を削減することが可能となる。また、複数回に
分けて主記憶９１１ｔ１の同一ブロック内にデータをス
トアしている最中に、当該同一ブロックに対するフェッ
チアクセスのみを抑止し、他のフェッチアクセスを許可
することにより、フェッチアクセスの速度向上を図るこ
とが可能となる。
後、中間バッファ４の該当ブロックを無効にすることに
より、当該中間バッファ４に対するフェッチアクセスの
抑止時間を削減することが可能となる。また、複数回に
分けて主記憶９１１ｔ１の同一ブロック内にデータをス
トアしている最中に、当該同一ブロックに対するフェッ
チアクセスのみを抑止し、他のフェッチアクセスを許可
することにより、フェッチアクセスの速度向上を図るこ
とが可能となる。
まず、第２図を用いて全体の構成を説明する。
第２図において、ＭＳＵ （主記憶装置）１１は、デー
タを記憶するものである。
タを記憶するものである。
ＭＣＵ （記憶制御装置）１２は、ＭＳＵ （主記憶装
置）１１をアクセス制御するものである。
置）１１をアクセス制御するものである。
ＣＰＵ（０）１３、ｃｒ＞υｌｌ） １４は、アクセス
要求元である。
要求元である。
ＯＢ３プライオリティ回路３は、ＧＢＳ （中間バ・７
フア）４に対するアクセス権の付与を排他制御するもの
である。
フア）４に対するアクセス権の付与を排他制御するもの
である。
ＧＢＳ （中間バッファ）４は、高速ランダムアクセス
可能なメモリである。
可能なメモリである。
ＭＳＵプライオリティ回路５は、ＭＳＵＩＩに対するア
クセス権の付与を排他′＠御するものである。
クセス権の付与を排他′＠御するものである。
次に、第２図を用いて本実施例に係わるストアスルー方
式によるストアアクセス／フェッチアクセス時の動作を
簡単に説明する。ストアアクセス時には、アクセス要求
元である例えばＣＰ Ｕ （０）１３がＭＳＵプライオ
リティ回路５からアクセス権を獲得してデータをＭＳＵ
ＩＩに書き込むと共に、第２回目の書き込みの際にＧＢ
Ｓ４の該当ブロックを無効（以降ミスとなる）にする、
そして、第３回目などの書き込みをＭＳＵＩＩに対して
順次行う、一方、フェッチアクセス時には、ヒツトした
場合、（：ＢＳ４から該当データを取り出してアクセス
要求元にデータ転送し、ミスした場合、ＭＳｔＪｉｌか
らデータを取り出してＧＢＳ４に格納すると共にアクセ
ス要求元にデータ転送するようにしている。
式によるストアアクセス／フェッチアクセス時の動作を
簡単に説明する。ストアアクセス時には、アクセス要求
元である例えばＣＰ Ｕ （０）１３がＭＳＵプライオ
リティ回路５からアクセス権を獲得してデータをＭＳＵ
ＩＩに書き込むと共に、第２回目の書き込みの際にＧＢ
Ｓ４の該当ブロックを無効（以降ミスとなる）にする、
そして、第３回目などの書き込みをＭＳＵＩＩに対して
順次行う、一方、フェッチアクセス時には、ヒツトした
場合、（：ＢＳ４から該当データを取り出してアクセス
要求元にデータ転送し、ミスした場合、ＭＳｔＪｉｌか
らデータを取り出してＧＢＳ４に格納すると共にアクセ
ス要求元にデータ転送するようにしている。
第１図において、ボート１．２は、アクセス要求元であ
るプロセッサ（１）、（２）から入力されたデータ、ア
ドレスなどを保持するものである。
るプロセッサ（１）、（２）から入力されたデータ、ア
ドレスなどを保持するものである。
中間バッファ（ＧＢＳ）４は、アクセス要求元と、上記
ｔ！装置１１との間に配置した高速ランダムアクセス可
能なメモリである０本実施例は、ストアスルー方式を採
用しているため、ストア時には、ストアデータを主記憶
装置１１にストアする（Ｍき込む）と共に中間バッファ
４の該当ブロックを無効にする。そして、次回のフェッ
チサイクルでミスとなるので、主記憶装置１１から中間
バッファ４に取り込むと共にアクセス要求元にデータ転
送する。これ以降、ヒントした場合、主記憶装２１１か
らフェツチすることなく、この中間バッファ４からアク
セス要求元に高速にデータ転送することが可能となる。
ｔ！装置１１との間に配置した高速ランダムアクセス可
能なメモリである０本実施例は、ストアスルー方式を採
用しているため、ストア時には、ストアデータを主記憶
装置１１にストアする（Ｍき込む）と共に中間バッファ
４の該当ブロックを無効にする。そして、次回のフェッ
チサイクルでミスとなるので、主記憶装置１１から中間
バッファ４に取り込むと共にアクセス要求元にデータ転
送する。これ以降、ヒントした場合、主記憶装２１１か
らフェツチすることなく、この中間バッファ４からアク
セス要求元に高速にデータ転送することが可能となる。
ＭＳＡＤＲ（主記憶装置アドレスレジスタ）６は、主記
憶装置１１をアクセスするアドレスを格納するレジスタ
である。
憶装置１１をアクセスするアドレスを格納するレジスタ
である。
ＬＫΔＲ（ロックアドレスレジスタ） ７は、主記憶装
置ｌｌに対するストア中のブロックアドレスを格納する
レジスタである。
置ｌｌに対するストア中のブロックアドレスを格納する
レジスタである。
比較器８は、ＭＳＡＤＦ？６に格納されたブロックアド
レスと、ＬＫＡＩ？７に格納されたブロックアドレスと
が一致するか否かを比較して検出するものである。
レスと、ＬＫＡＩ？７に格納されたブロックアドレスと
が一致するか否かを比較して検出するものである。
ロックベンディングフラグ９は、比較Ｈ８によって一致
した場合にセントするフラグである。これをセントした
場合、即ちＭＳＡＤＲ６に格納されたフェッチアクセス
のブロックアドレスと、ＬＫΔＲ７に格納されたストア
中のブロックアドレスとが一致してロックベンディング
フラグ９をセラｌ−した場合、ＭＳＵプライオリティ回
路５はこのフェッチアクセスにアクセス権を与えること
を抑止するようにしている。
した場合にセントするフラグである。これをセントした
場合、即ちＭＳＡＤＲ６に格納されたフェッチアクセス
のブロックアドレスと、ＬＫΔＲ７に格納されたストア
中のブロックアドレスとが一致してロックベンディング
フラグ９をセラｌ−した場合、ＭＳＵプライオリティ回
路５はこのフェッチアクセスにアクセス権を与えること
を抑止するようにしている。
フェッチ抑止フラグ１０は、主記憶装Ｗｉｔに対してデ
ータをストアした時にセントし、ＧＢＳプライオリティ
回路３に対して他のアクセス要求からのアクセス権の獲
得を抑止させるフラグである。
ータをストアした時にセントし、ＧＢＳプライオリティ
回路３に対して他のアクセス要求からのアクセス権の獲
得を抑止させるフラグである。
次に、第３図および第４図を用いて、第１図構成の動作
を詳細に説明する。ここで、１ブロツクが３２バイトか
らなるデータを４回に分けてＭＳＵｌｌにライトする例
について以下説明する。
を詳細に説明する。ここで、１ブロツクが３２バイトか
らなるデータを４回に分けてＭＳＵｌｌにライトする例
について以下説明する。
第３図において、■は、１回口のＭＳＵプライオリティ
を獲得し、ＭＳＡＤＲ６およびＬＫＡＲ７にブロックア
ドレスを格納してＭＳＵＩＩにデータをストアすると共
にＧＢＳプライオリティの抑止を指示する。これは、ア
クセス要求元である例えばＣＰ Ｕ （０）が、第４図
１回目に示すコマンド”ＭＳＰ”、アドレス“ＡＩ”、
データをボートｌに格納したことに対応して、ＭＳＵプ
ライオリティ回路５からＭＳＬＩＩＩに対するアクセス
権を獲得し、ライトしようとするブロックアドレス”Ａ
ｌ”をＭＳＡＤＲ６およびＬＫＡＲ７に格納してデータ
をストアすると共に、フェッチ抑止フラグ１０をセント
してＧＢＳプライオリティ回路３に中間バッファ４に対
するアクセス権の抑止を１旨示することを意味している
。
を獲得し、ＭＳＡＤＲ６およびＬＫＡＲ７にブロックア
ドレスを格納してＭＳＵＩＩにデータをストアすると共
にＧＢＳプライオリティの抑止を指示する。これは、ア
クセス要求元である例えばＣＰ Ｕ （０）が、第４図
１回目に示すコマンド”ＭＳＰ”、アドレス“ＡＩ”、
データをボートｌに格納したことに対応して、ＭＳＵプ
ライオリティ回路５からＭＳＬＩＩＩに対するアクセス
権を獲得し、ライトしようとするブロックアドレス”Ａ
ｌ”をＭＳＡＤＲ６およびＬＫＡＲ７に格納してデータ
をストアすると共に、フェッチ抑止フラグ１０をセント
してＧＢＳプライオリティ回路３に中間バッファ４に対
するアクセス権の抑止を１旨示することを意味している
。
■は、２回口のＭＳＵプライオリティを獲得し、ＭＳＡ
ＤＲ６にストアアドレスを格納してＭＳＵｌ」にデータ
をストアすると共に、Ｇ １１ Ｓプライオリティを獲
得して該当ブロックの無効化を主旨示する。これは、ア
クセス要求元である例えばＣＰＵ（０）が、第４図２回
口に示すコマンド”ＭＳＰ゛、アドレス“Ａ２″、デー
タ、およびコマンド“ＧＢＰ”をボート１に格納したこ
とに対応して、ＭＳＵプライオリティ回路５からＭＳＵ
ＩＩに対するアクセス権を獲得し、ストアしようとする
ブロックアドレス″Ａ２’″をＭＳＡＤＩ？ ６に格納
してデータをストアすると共に、■で抑止しておいたＧ
ＢＳプライオリティ回路３に対して当該コマンド“ＧＢ
Ｐ”によってＭＳＵＩＩにストアしたブロックデータが
存在する場合に無効化を指示すると共にフェッチ抑止フ
ラグｌＯをリセットすることを意味している。
ＤＲ６にストアアドレスを格納してＭＳＵｌ」にデータ
をストアすると共に、Ｇ １１ Ｓプライオリティを獲
得して該当ブロックの無効化を主旨示する。これは、ア
クセス要求元である例えばＣＰＵ（０）が、第４図２回
口に示すコマンド”ＭＳＰ゛、アドレス“Ａ２″、デー
タ、およびコマンド“ＧＢＰ”をボート１に格納したこ
とに対応して、ＭＳＵプライオリティ回路５からＭＳＵ
ＩＩに対するアクセス権を獲得し、ストアしようとする
ブロックアドレス″Ａ２’″をＭＳＡＤＩ？ ６に格納
してデータをストアすると共に、■で抑止しておいたＧ
ＢＳプライオリティ回路３に対して当該コマンド“ＧＢ
Ｐ”によってＭＳＵＩＩにストアしたブロックデータが
存在する場合に無効化を指示すると共にフェッチ抑止フ
ラグｌＯをリセットすることを意味している。
■は、３回口のＭＳＵプライオリティを獲得し、ＭＳＡ
Ｄｒ１６にストアアドレスを格納してＭＳＵｌｌにデー
タをストアする。これは、アクセス要求元である例えば
ＣＰ Ｕ （０）が、第４図３回口に示すコマンド”Ｍ
ＳＰ”、アドレス“Ａ３”、データをボート１に格納し
たことに対応して、ＭＳＵプライオリティ回路５からＭ
Ｓ［Ｊｌｌに対するアクセス権を獲得し、ライトしよう
とするブロックアドレス″Ａ３″をＭＳＡＤＲ６に格納
してデータをストアすることを意味している。この際、
併せて■の無効化Ｊ論示に対応して、中間ハソファ４の
該当ブロックを無効化する。これにより、現在ストアし
ているブロックに対するフェッチ要求があった場合、ミ
スとなり、ＭＳＵＩＩからフェッチすることが可能とな
る。従って、第３図■に示すように、第２回目の１サイ
クルのみＧＢＳプライオリティ回路３に対して、フェッ
チアクセスによるＧｒ３Ｓプライオリティ狽得の抑止が
行われることとなり、抑止時間を削減することが可能と
なる。
Ｄｒ１６にストアアドレスを格納してＭＳＵｌｌにデー
タをストアする。これは、アクセス要求元である例えば
ＣＰ Ｕ （０）が、第４図３回口に示すコマンド”Ｍ
ＳＰ”、アドレス“Ａ３”、データをボート１に格納し
たことに対応して、ＭＳＵプライオリティ回路５からＭ
Ｓ［Ｊｌｌに対するアクセス権を獲得し、ライトしよう
とするブロックアドレス″Ａ３″をＭＳＡＤＲ６に格納
してデータをストアすることを意味している。この際、
併せて■の無効化Ｊ論示に対応して、中間ハソファ４の
該当ブロックを無効化する。これにより、現在ストアし
ているブロックに対するフェッチ要求があった場合、ミ
スとなり、ＭＳＵＩＩからフェッチすることが可能とな
る。従って、第３図■に示すように、第２回目の１サイ
クルのみＧＢＳプライオリティ回路３に対して、フェッ
チアクセスによるＧｒ３Ｓプライオリティ狽得の抑止が
行われることとなり、抑止時間を削減することが可能と
なる。
■は、■と同様に第４回目のデータをＭＳＵＩｌにスト
アする。
アする。
また、第３図■に示すように、■でＬＫＡＲ７に第１回
目のアドレス“Ａ１″を格納したことに対応して、例え
ば■で他のアクセス要求元がＭＳＵプライオリティ回路
５のアクセス権を獲得してＭＳＵＩＩからストアして書
き換えた同一ブロックアドレスからデータをフェッチし
ようとした場合、比較器８が同一ブロックアドレスであ
ると検出するとＭＳＵＬＬに通知してフェッチアクセス
をキャンセルすると共に、ロックベンディングフラグ９
をセットしてＭＳＵプライオリティ回路５によるアクセ
ス権の獲得を抑止する。そして、当該ストアアクセスが
完了し、ロックベンディングフラグ９がリセツトされる
まで該当ポートに保持させる。従って、ストア中のブロ
ックと同一ブロックに対するフェッチアクセスのみが抑
止され、他のブロックに対するフェッチアクセスは許可
されるため、フェッチアクセスの抑止を必要最小限に限
定することが可能となる。
目のアドレス“Ａ１″を格納したことに対応して、例え
ば■で他のアクセス要求元がＭＳＵプライオリティ回路
５のアクセス権を獲得してＭＳＵＩＩからストアして書
き換えた同一ブロックアドレスからデータをフェッチし
ようとした場合、比較器８が同一ブロックアドレスであ
ると検出するとＭＳＵＬＬに通知してフェッチアクセス
をキャンセルすると共に、ロックベンディングフラグ９
をセットしてＭＳＵプライオリティ回路５によるアクセ
ス権の獲得を抑止する。そして、当該ストアアクセスが
完了し、ロックベンディングフラグ９がリセツトされる
まで該当ポートに保持させる。従って、ストア中のブロ
ックと同一ブロックに対するフェッチアクセスのみが抑
止され、他のブロックに対するフェッチアクセスは許可
されるため、フェッチアクセスの抑止を必要最小限に限
定することが可能となる。
第４図は、ストアコマンド例を示す。これは、既述した
ように、ｌブロックが３２バイトからなるデータを、４
回に分けてＭＳｔＪｌｌにストアする場合のコマンド例
を示す。ここで、第２回目のコマンド”ＧＢＰ”によっ
て、既述したように、ＭＳＵＩＩにストアして書き喚え
たブロックに対する中間バッファ４のブロックが無効化
され、フェッチアクセスによるＧＢＳプライオリティ攪
得の抑止サイクルが削減される。
ように、ｌブロックが３２バイトからなるデータを、４
回に分けてＭＳｔＪｌｌにストアする場合のコマンド例
を示す。ここで、第２回目のコマンド”ＧＢＰ”によっ
て、既述したように、ＭＳＵＩＩにストアして書き喚え
たブロックに対する中間バッファ４のブロックが無効化
され、フェッチアクセスによるＧＢＳプライオリティ攪
得の抑止サイクルが削減される。
以上説明したように、本発明によれば、アクセス要求元
が上記＋ｔｉ装置１１１にストアした後、中間バッファ
４の該当ブロックを無効にすると共に、複数回に分けて
主記憶装置の同一ブロック内にデータをストアしている
最中の同一ブロックに対するフェッチアクセスを抑止す
る構成を採用しているため、ＧＢＳフェッチアクセスの
抑止時間を削減することができると共に、ＭＳＵフェッ
チアクセスの抑止を回避してアクセス速度の向上を図る
ことができる。
が上記＋ｔｉ装置１１１にストアした後、中間バッファ
４の該当ブロックを無効にすると共に、複数回に分けて
主記憶装置の同一ブロック内にデータをストアしている
最中の同一ブロックに対するフェッチアクセスを抑止す
る構成を採用しているため、ＧＢＳフェッチアクセスの
抑止時間を削減することができると共に、ＭＳＵフェッ
チアクセスの抑止を回避してアクセス速度の向上を図る
ことができる。
エッチ抑止フラグ、１１は主記憶装置（ＭＳＵ）、１２
は記憶′ｙｉ御装置（ＭＣＵ）を表す。
は記憶′ｙｉ御装置（ＭＣＵ）を表す。
Claims (3)
- （１）アクセス要求元と主記憶装置との間に中間バッフ
ァを設け、ストアスルー方式によってデータのアクセス
制御を行う記憶制御装置において、アクセス要求元から
主記憶装置（１１）に対するアクセス要求に対応して、
当該主記憶装置（１１）に対するアクセス権を付与する
ＭＳＵプライオリティ回路（５）と、 このＭＳＵプライオリティ回路（５）からアクセス権を
獲得して主記憶装置（１１）に対してデータを書き込む
アドレスが、現在複数回に分けて書き込んでいる途中の
ブロックアドレスに一致するか否かを比較する比較器（
８）とを備え、 この比較器（８）によって一致すると比較されたブロッ
クのみフェッチアクセスを抑止するように構成したこと
を特徴とする記憶制御装置。 - （２）アクセス要求元と主記憶装置との間に中間バッフ
ァを設け、ストアスルー方式によってデータのアクセス
制御を行う記憶制御装置において、アクセス要求元から
主記憶装置（１１）に対するアクセス要求に対応して、
当該主記憶装置（１１）に対するアクセス権を付与する
ＭＳＵプライオリティ回路（５）と、 アクセス要求元から中間バッファ（４）に対するアクセ
ス要求に対応して、当該中間バッファ（４）に対するア
クセス権を付与するＧＢＳプライオリティ回路（３）と
、 上記ＭＳＵプライオリティ回路（５）からアクセス権を
獲得して主記憶装置（１１）に対してブロック内の第２
番目のデータを書き込む際に、上記ＧＢＳプライオリテ
ィ回路（３）から中間バッファ（４）に対するアクセス
権を獲得して当該ブロックを無効にしてフェッチアクセ
ス抑止時間を短縮するように構成したことを特徴とする
記憶制御装置。 - （３）第（１）項および第（２）項の両者を備えたこと
を特徴とする記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162310A JP2507544B2 (ja) | 1988-06-29 | 1988-06-29 | 記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162310A JP2507544B2 (ja) | 1988-06-29 | 1988-06-29 | 記憶制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212349A true JPH0212349A (ja) | 1990-01-17 |
| JP2507544B2 JP2507544B2 (ja) | 1996-06-12 |
Family
ID=15752085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63162310A Expired - Lifetime JP2507544B2 (ja) | 1988-06-29 | 1988-06-29 | 記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507544B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63141150A (ja) * | 1986-12-03 | 1988-06-13 | Fujitsu Ltd | メモリインタロツク制御方式 |
-
1988
- 1988-06-29 JP JP63162310A patent/JP2507544B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63141150A (ja) * | 1986-12-03 | 1988-06-13 | Fujitsu Ltd | メモリインタロツク制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2507544B2 (ja) | 1996-06-12 |
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