JPS60101655A - キヤツシユ・メモリの管理方法 - Google Patents
キヤツシユ・メモリの管理方法Info
- Publication number
- JPS60101655A JPS60101655A JP58209602A JP20960283A JPS60101655A JP S60101655 A JPS60101655 A JP S60101655A JP 58209602 A JP58209602 A JP 58209602A JP 20960283 A JP20960283 A JP 20960283A JP S60101655 A JPS60101655 A JP S60101655A
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- JP
- Japan
- Prior art keywords
- cache memory
- memory
- data
- factor
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は中央処理装置が情報授受の速度を高速にする為
に用いるキャッシュ・メモリを使用率に依って管理を行
うキャッシュ・メモリの管理方法に関するものである。
に用いるキャッシュ・メモリを使用率に依って管理を行
うキャッシュ・メモリの管理方法に関するものである。
Ｔｂｌ 従来技術と問題点
中央処理装置は高速なものが要求され、此れに対処する
のに記憶装置との情報の転送速度に着目し、記憶装置の
情報検索速度を高める手段として、記憶装置の格納する
情報の一部を半導体メモリに格納し、処理速度を向上さ
せると言った方法が採用されている。此の半導体メモリ
がキャッシュ・メモリである。然しなから此のキャッシ
ュ・メモリを使用する情報（以後データと記す）は中央
処理装置の操作員に任されていた。従来の此の方法では
、システムの運用或いは負荷に変動を生ずると、操作員
が再設定を行う必要があり、又此の設定も設定契機を判
断する必要があり、此の判断を行うことが困難であると
言った問題があった。
のに記憶装置との情報の転送速度に着目し、記憶装置の
情報検索速度を高める手段として、記憶装置の格納する
情報の一部を半導体メモリに格納し、処理速度を向上さ
せると言った方法が採用されている。此の半導体メモリ
がキャッシュ・メモリである。然しなから此のキャッシ
ュ・メモリを使用する情報（以後データと記す）は中央
処理装置の操作員に任されていた。従来の此の方法では
、システムの運用或いは負荷に変動を生ずると、操作員
が再設定を行う必要があり、又此の設定も設定契機を判
断する必要があり、此の判断を行うことが困難であると
言った問題があった。
（ｃｌ 発明の目的
以上、従来の欠点に鑑み本発明は、キャッシュ・メモリ
の使用率に依って自動的に管理を行うキャッシュ・メモ
リ管理方法を提供することを目的とするものである。
の使用率に依って自動的に管理を行うキャッシュ・メモ
リ管理方法を提供することを目的とするものである。
＋ｄ） 発明の構成
簡単に述べると本発明のキャッシュ・メモリの。
管理方法は、キャッシュ・メモリと該キャッシュ・メモ
リの制御部を有し情報の授受をキャッシュ・メモリとの
間にて行うシステムにおいて、該制御部に前記情報授受
間における前記キャッシュ・メモリの使用率を算出する
機能と該算出機能の出力が所要率以下なる際に当該情報
をシミュレーション状態とする判定機能とを設けるとと
もに、該シミュレーション状態の情報が所要率以上にな
りたる際に前記判定機能がシミュレーション状態を解除
してキャッシュ・メモリを管理することを特徴とするも
のである。
リの制御部を有し情報の授受をキャッシュ・メモリとの
間にて行うシステムにおいて、該制御部に前記情報授受
間における前記キャッシュ・メモリの使用率を算出する
機能と該算出機能の出力が所要率以下なる際に当該情報
をシミュレーション状態とする判定機能とを設けるとと
もに、該シミュレーション状態の情報が所要率以上にな
りたる際に前記判定機能がシミュレーション状態を解除
してキャッシュ・メモリを管理することを特徴とするも
のである。
（ｅｌ 発明の実施例
以下本発明の実施例を図によって詳細に説明する。
図は本発明のキャッシュ・メモリの管理方法を示す一実
施例のブロック図である。
施例のブロック図である。
図において、１は中央処理装置、２は記憶部制御装置、
３はキャッシュ・メモリ部、４は記憶装置、３１はヒツ
ト率算出部、３２は判定部、３３はキャッシュ・メモリ
をそれぞれ示す。
３はキャッシュ・メモリ部、４は記憶装置、３１はヒツ
ト率算出部、３２は判定部、３３はキャッシュ・メモリ
をそれぞれ示す。
中央処理装置ｌは記憶部制御装置２を介して記憶装置４
とデータの授受を行っており、記憶装置４に格納されて
いるデータの中で高速処理を必要とするデータはキャッ
シュ・メモリ部３のキャッシュ・メモリ３３にも格納さ
れている。従って記憶部制御装置２はキャッシュ・メモ
リ３３とデータの授受を中央処理装置と行うように作動
する。キャッシュ・メモリ部３にはキャッシュ・メモリ
３３のデータを読み書きした使用頻度を一定周期で算出
するヒツト率算出部３１があり、ヒント率算出値は判定
部３２に刻々入力される。判定部３２は所要ヒツト率例
えば、７５％以上か否やの判定を行い、以下であれば、
キャッシュ・メモリ３３の当該データをシミュレート・
モードとして、このデータを管理し管理中にヒント率が
７５％以上となると判定部３２はシミュレート・モード
を解除するのである。此の詳細については特願昭５８−
１５５３０４のディスキャンシュの性能評価方式参照。
とデータの授受を行っており、記憶装置４に格納されて
いるデータの中で高速処理を必要とするデータはキャッ
シュ・メモリ部３のキャッシュ・メモリ３３にも格納さ
れている。従って記憶部制御装置２はキャッシュ・メモ
リ３３とデータの授受を中央処理装置と行うように作動
する。キャッシュ・メモリ部３にはキャッシュ・メモリ
３３のデータを読み書きした使用頻度を一定周期で算出
するヒツト率算出部３１があり、ヒント率算出値は判定
部３２に刻々入力される。判定部３２は所要ヒツト率例
えば、７５％以上か否やの判定を行い、以下であれば、
キャッシュ・メモリ３３の当該データをシミュレート・
モードとして、このデータを管理し管理中にヒント率が
７５％以上となると判定部３２はシミュレート・モード
を解除するのである。此の詳細については特願昭５８−
１５５３０４のディスキャンシュの性能評価方式参照。
尚お、キャッシュ・メモリへの格納及びシミュート・モ
ードの対象となるデータは記憶装置４中の全データであ
っても、又は予め登録したデータの一部であっても良い
。従って再設定はヒント率に依って自動的に行えること
となる。
ードの対象となるデータは記憶装置４中の全データであ
っても、又は予め登録したデータの一部であっても良い
。従って再設定はヒント率に依って自動的に行えること
となる。
（ｆｌ 発明の効果
以上詳細に説明したように、本発明のキャッシュ・メモ
リの管理方法はキャッシュ・メモリの使用率に依って自
動的に管理を行いキャッシュ・メモリを使用する処理装
置に適用すると取扱い上利点の多いものとなる。
リの管理方法はキャッシュ・メモリの使用率に依って自
動的に管理を行いキャッシュ・メモリを使用する処理装
置に適用すると取扱い上利点の多いものとなる。
図は本発明のキャッシュ・メモリの管理方法を示す一実
施例のブロック図である。 図において、１は中央処理装置、２は記憶部制御装置、
３はキャッシュ・メモリ部、４は記憶装置、３１はヒツ
ト率算出部、３２は判定部、３３はキャッシュ・メモリ
をそれぞれ示す。
施例のブロック図である。 図において、１は中央処理装置、２は記憶部制御装置、
３はキャッシュ・メモリ部、４は記憶装置、３１はヒツ
ト率算出部、３２は判定部、３３はキャッシュ・メモリ
をそれぞれ示す。
Claims (1)
- キャッシュ・メモリと該キャッシュ・メモリの制御部を
有し情報の授受をキャッシュ・メモリとの間にて行うシ
ステムにおいて、該制御部に前記情報授受間における前
記キャッシュ・メモリの使用率を算出する機能と該算出
機能の出力が所要率以下なる際に当該情報をシミュレー
ション状態とする判定機能とを設けるとともに、該シミ
ュレーション状態の情報が所要率以上になりたる際に前
記判定機能がシミュレーション状態を解除してキャンシ
ュ・メモリを管理することを特徴とするキャッシュ・メ
モリの管理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209602A JPS60101655A (ja) | 1983-11-07 | 1983-11-07 | キヤツシユ・メモリの管理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209602A JPS60101655A (ja) | 1983-11-07 | 1983-11-07 | キヤツシユ・メモリの管理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60101655A true JPS60101655A (ja) | 1985-06-05 |
Family
ID=16575526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58209602A Pending JPS60101655A (ja) | 1983-11-07 | 1983-11-07 | キヤツシユ・メモリの管理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60101655A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7899992B2 (en) | 2005-02-21 | 2011-03-01 | Panasonic Corporation | Cache circuit and control circuits of a cache memory |
-
1983
- 1983-11-07 JP JP58209602A patent/JPS60101655A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7899992B2 (en) | 2005-02-21 | 2011-03-01 | Panasonic Corporation | Cache circuit and control circuits of a cache memory |
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