JPH0535594A - キヤツシユメモリ装置 - Google Patents
キヤツシユメモリ装置Info
- Publication number
- JPH0535594A JPH0535594A JP3186707A JP18670791A JPH0535594A JP H0535594 A JPH0535594 A JP H0535594A JP 3186707 A JP3186707 A JP 3186707A JP 18670791 A JP18670791 A JP 18670791A JP H0535594 A JPH0535594 A JP H0535594A
- Authority
- JP
- Japan
- Prior art keywords
- cache memory
- hit rate
- processor
- storage device
- main storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【構成】プロセッサ１がキャッシュメモリ２を呼び出し
たとき使用するデータが保存されている確率（ヒット
率）をヒット率測定機構４が測定し、この測定値があら
かじめヒット率レジスタ５に登録設定した設定値より小
さいとき、比較器６から切離信号がキャッシュメモリ２
および主記憶装置３へ発信され、キャッシュメモリ２を
切り離す。 【効果】ヒット率が小さいために生じるキャッシュメモ
リのアクセス処理時間の増加を防止し、プロセッサの処
理能力の低下を防ぐ。
たとき使用するデータが保存されている確率（ヒット
率）をヒット率測定機構４が測定し、この測定値があら
かじめヒット率レジスタ５に登録設定した設定値より小
さいとき、比較器６から切離信号がキャッシュメモリ２
および主記憶装置３へ発信され、キャッシュメモリ２を
切り離す。 【効果】ヒット率が小さいために生じるキャッシュメモ
リのアクセス処理時間の増加を防止し、プロセッサの処
理能力の低下を防ぐ。
Description
【０００１】
【産業上の利用分野】本発明は主記憶装置から取り出し
てキャッシュメモリに一時記憶したデータをプロセッサ
が高速処理するキャッシュメモリ装置に関する。
てキャッシュメモリに一時記憶したデータをプロセッサ
が高速処理するキャッシュメモリ装置に関する。
【０００２】
【従来の技術】従来の、キャッシュメモリ装置は主記憶
装置とプロセッサ装置の間に置かれ主記憶装置よりも高
速のメモリ（キャッシュメモリ）によって構成され、キ
ャッシュメモリのアクセス処理は主記憶装置に比べて高
速にできるような構成になっている。
装置とプロセッサ装置の間に置かれ主記憶装置よりも高
速のメモリ（キャッシュメモリ）によって構成され、キ
ャッシュメモリのアクセス処理は主記憶装置に比べて高
速にできるような構成になっている。
【０００３】主記憶装置を呼び出す場合には、まずキャ
ッシュメモリ内に保持されているデータのアドレスを保
持しているタグメモリと主記憶装置を呼び出すアドレス
とを比較し、一致した場合には一致したタグメモリに対
応したキャッシュメモリ内のデータを取り出し、一致し
なかった場合は主記憶装置から呼び出すアドレスに対応
したデータを取り出してプロセッサへ取り出したデータ
を渡すと共に現在キャッシュメモリ内にあるデータで必
要のないものを選択して選択されたものの替わりに、タ
グメモリにアドレスを、データメモリにアドレスに対応
して呼び出されたデータを格納する。
ッシュメモリ内に保持されているデータのアドレスを保
持しているタグメモリと主記憶装置を呼び出すアドレス
とを比較し、一致した場合には一致したタグメモリに対
応したキャッシュメモリ内のデータを取り出し、一致し
なかった場合は主記憶装置から呼び出すアドレスに対応
したデータを取り出してプロセッサへ取り出したデータ
を渡すと共に現在キャッシュメモリ内にあるデータで必
要のないものを選択して選択されたものの替わりに、タ
グメモリにアドレスを、データメモリにアドレスに対応
して呼び出されたデータを格納する。
【０００４】上述した制御を行うことによってキャッシ
ュメモリ内に記録されているデータをアクセス処理する
場合は、キャシュメモリの速度でアクセス処理すること
ができ、プログラムの性質である参照の局所性によって
一度キャッシュメモリ内に置かれたデータは再度呼び出
される可能性が高いため見かけ上高速に主記憶装置をア
クセス処理することが可能となる。
ュメモリ内に記録されているデータをアクセス処理する
場合は、キャシュメモリの速度でアクセス処理すること
ができ、プログラムの性質である参照の局所性によって
一度キャッシュメモリ内に置かれたデータは再度呼び出
される可能性が高いため見かけ上高速に主記憶装置をア
クセス処理することが可能となる。
【０００５】また、この従来のキャッシュメモリ装置で
は、キャッシュメモリを含めた平均メモリアクセスタイ
ムＴａｖｇが、キャッシュメモリ内にデータがあった時
（ヒット時）のアクセスタイムＴｈｉｔ、キャッシュメ
モリデータがなかったとき（ミスヒット時）のアクセス
タイムＴｍｉｓ、データがキャッシュメモリ内にある確
立ヒット率Ｐｈｉｔに対して、次の（１）式となる。
は、キャッシュメモリを含めた平均メモリアクセスタイ
ムＴａｖｇが、キャッシュメモリ内にデータがあった時
（ヒット時）のアクセスタイムＴｈｉｔ、キャッシュメ
モリデータがなかったとき（ミスヒット時）のアクセス
タイムＴｍｉｓ、データがキャッシュメモリ内にある確
立ヒット率Ｐｈｉｔに対して、次の（１）式となる。
【０００６】 Ｔａｖｇ＝Ｐｈｉｔ×Ｔｈｉｔ＋（１−Ｐｈｉｔ）×Ｔｍｉｓ…（１） 一般的なキャッシュメモリ装置は主記憶装置のアクセス
タイムＴｓｔｇよりミスヒット時のアクセスタイムＴｍ
ｉｓが大きいため、ヒット率Ｐｈｉｔが小さくなってく
ると下記の関係となる。
タイムＴｓｔｇよりミスヒット時のアクセスタイムＴｍ
ｉｓが大きいため、ヒット率Ｐｈｉｔが小さくなってく
ると下記の関係となる。
【０００７】Ｔｓｔｇ＜Ｔａｖｇ また、このときのヒット率は、次の（２）式となる。
【０００８】 Ｐｈｉｔ＜（Ｔｍｉｓ−Ｔａｖｇ）／（Ｔｍｉｓ−Ｔｈｉｔ）…（２）
【発明が解決しようとする課題】上述の従来のキャッシ
ュメモリ装置は、プロセッサがキャッシュメモリ装置を
呼び出したときにデータがあった確立、すなわちヒット
率（Ｐｈｉｔ）が、前記（２）式のように、小さくなっ
たとき、キャッシュメモリの使用により主記憶装置への
アクセス時間がキャッシュメモリがない場合に比べて大
きくなるにもかかわらず、キャッシュメモリ装置がプロ
セッサシステムから取り外すことごできないという問題
点があった。
ュメモリ装置は、プロセッサがキャッシュメモリ装置を
呼び出したときにデータがあった確立、すなわちヒット
率（Ｐｈｉｔ）が、前記（２）式のように、小さくなっ
たとき、キャッシュメモリの使用により主記憶装置への
アクセス時間がキャッシュメモリがない場合に比べて大
きくなるにもかかわらず、キャッシュメモリ装置がプロ
セッサシステムから取り外すことごできないという問題
点があった。
【０００９】本発明の目的は、常時キャッシュメモリの
ヒット率を測定し、所定の設定値に達しないときキャッ
シュメモリを切り離し、アクセス処理させないことによ
り、上記問題点を解決するキャッシュメモリ装置を提供
することにある。
ヒット率を測定し、所定の設定値に達しないときキャッ
シュメモリを切り離し、アクセス処理させないことによ
り、上記問題点を解決するキャッシュメモリ装置を提供
することにある。
【００１０】
【課題を解決するための手段】本発明によるキャッシュ
メモリ装置は、主記憶装置から取り出してキャッシュメ
モリに一時記憶したデータをプロセッサが高速操作する
キャッシュメモリ装置において、前記プロセッサが前記
キャッシュメモリを呼び出したとき記憶するデータを使
用した確率を常に測定するヒット率測定機構と、あらか
じめ設定したヒット率を登録するヒット率レジスタと、
このレジスタに登録された設定値と前記ヒット率測定機
構が測定した測定値とを取り出して比較し、この測定値
が前記設定値より低いヒット率のとき切離信号を送出す
る比較器と、この切離信号を受信するとき前記プロセッ
サおよび前記主記憶装置から切り離すキャッシュメモリ
とを有する。
メモリ装置は、主記憶装置から取り出してキャッシュメ
モリに一時記憶したデータをプロセッサが高速操作する
キャッシュメモリ装置において、前記プロセッサが前記
キャッシュメモリを呼び出したとき記憶するデータを使
用した確率を常に測定するヒット率測定機構と、あらか
じめ設定したヒット率を登録するヒット率レジスタと、
このレジスタに登録された設定値と前記ヒット率測定機
構が測定した測定値とを取り出して比較し、この測定値
が前記設定値より低いヒット率のとき切離信号を送出す
る比較器と、この切離信号を受信するとき前記プロセッ
サおよび前記主記憶装置から切り離すキャッシュメモリ
とを有する。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例を示すブロック図である。
る。図１は本発明の一実施例を示すブロック図である。
【００１２】図示するように、プロセッサ１はキャッシ
ュメモリ２と、主記憶装置３同様に接続し、アドレスを
送ってデータを授受する。キャッシュメモリ２は主記憶
装置３ともアドレスとデータとの授受がある。
ュメモリ２と、主記憶装置３同様に接続し、アドレスを
送ってデータを授受する。キャッシュメモリ２は主記憶
装置３ともアドレスとデータとの授受がある。
【００１３】プロセッサ１が主記憶装置３のデータを呼
び出すとき、初期時にキャッシュメモリ２に呼び出すデ
ータの有無を尋ねる。
び出すとき、初期時にキャッシュメモリ２に呼び出すデ
ータの有無を尋ねる。
【００１４】キャッシュメモリ２にデータがあるとき、
高速処理するキャッシュメモリ２は指定されたデータを
即時プロセッサ１へ転送する。
高速処理するキャッシュメモリ２は指定されたデータを
即時プロセッサ１へ転送する。
【００１５】キャッシュメモリ２にデータがないとき、
ミスヒットとなり、キャッシュメモリ２を介して主記憶
装置３を呼び出したプロセッサ１は、主記憶装置３から
所望のデータを取り出すと共に、取り出したデータをキ
ャッシュメモリ２内にアドレスに対応させて記憶保存す
る。
ミスヒットとなり、キャッシュメモリ２を介して主記憶
装置３を呼び出したプロセッサ１は、主記憶装置３から
所望のデータを取り出すと共に、取り出したデータをキ
ャッシュメモリ２内にアドレスに対応させて記憶保存す
る。
【００１６】このとき、ヒット率測定機構４はキャッシ
ュメモリ２を監視し、プロセッサ１から呼び出された全
アクセス回数と、呼び出したときデータがキャッシュメ
モリ２内にあったヒット回数とを許数器の回数比として
ヒット率を計算している。
ュメモリ２を監視し、プロセッサ１から呼び出された全
アクセス回数と、呼び出したときデータがキャッシュメ
モリ２内にあったヒット回数とを許数器の回数比として
ヒット率を計算している。
【００１７】ヒット率レジスタ５は、あらがじめ設定し
たヒット率が登録される。
たヒット率が登録される。
【００１８】比較器６はヒット率測定機構４およびヒッ
ト率レジスタ５の両者からそれぞれヒット率の測定値お
よび設定値を取り出して比較し、ヒット率の測定値が所
定の設定値よりより小さいとき、切離信号をキャッシュ
メモリ２および主記憶装置３へ送信して、キャッシュメ
モリ２がプロセッサ１および主記憶装置３から起動され
るのを防ぐ。
ト率レジスタ５の両者からそれぞれヒット率の測定値お
よび設定値を取り出して比較し、ヒット率の測定値が所
定の設定値よりより小さいとき、切離信号をキャッシュ
メモリ２および主記憶装置３へ送信して、キャッシュメ
モリ２がプロセッサ１および主記憶装置３から起動され
るのを防ぐ。
【００１９】従って、プロセッサ１はヒット率が設定値
より高い場合にはキャッシュメモリ２を経由した主記憶
装置３へのアクセス処理となり、ヒット率が悪い場合に
はキャッシュメモリ２の動作が停止すると共に、主記憶
装置３もキャッシュメモリ２からの信号を受けず、プロ
セッサ１と主記憶装置３とが直結した動作となる。
より高い場合にはキャッシュメモリ２を経由した主記憶
装置３へのアクセス処理となり、ヒット率が悪い場合に
はキャッシュメモリ２の動作が停止すると共に、主記憶
装置３もキャッシュメモリ２からの信号を受けず、プロ
セッサ１と主記憶装置３とが直結した動作となる。
【００２０】システムが立ち上がるとき、または切離信
号が発生したときには、所定の時間が経過したとき、ま
たは所定のヒット率測定回数に達したときに、ヒット率
の比較を開始することができる。
号が発生したときには、所定の時間が経過したとき、ま
たは所定のヒット率測定回数に達したときに、ヒット率
の比較を開始することができる。
【００２１】また、キャッシュメモリの切り離し指示は
プログラム制御のうえ、実稼働状態のヒット率で測定す
るので、プログラムの変更等でヒット率が変動してもハ
ードウェアの変更なしで構成の最適化がはかれる。
プログラム制御のうえ、実稼働状態のヒット率で測定す
るので、プログラムの変更等でヒット率が変動してもハ
ードウェアの変更なしで構成の最適化がはかれる。
【００２２】
【発明の効果】以上説明したように本発明は、キャッシ
ュメモリをアクセス処理する時にキャッシュメモリのヒ
ット率を測定し測定したヒット率が設定したヒット率よ
りも低くなった場合にキャッシュメモリを動作させず切
り離すことにより、キャッシュメモリのミスヒット時の
オーバーヘッドによってプロセッサの処理能力が低下す
ることを防止できる効果がある。
ュメモリをアクセス処理する時にキャッシュメモリのヒ
ット率を測定し測定したヒット率が設定したヒット率よ
りも低くなった場合にキャッシュメモリを動作させず切
り離すことにより、キャッシュメモリのミスヒット時の
オーバーヘッドによってプロセッサの処理能力が低下す
ることを防止できる効果がある。
【図１】本発明のキャッシュメモリ装置の一実施例を示
すブロック図である。
すブロック図である。
１ プロセッサ ２ キャッシュメモリ ３ 主記憶装置 ４ ヒット率測定機構 ５ ヒット率レジスタ ６ 比較器
Claims (1)
- 【特許請求の範囲】 【請求項１】 主記憶装置から取り出してキャッシュメ
モリに一時記憶したデータをプロセッサが高速操作する
キャッシュメモリ装置において、前記プロセッサが前記
キャッシュメモリを呼び出したとき記憶するデータを使
用した確率（以後ヒット率）を常に測定するヒット率測
定機構と、あらかじめ設定したヒット率を登録するヒッ
ト率レジスタと、このレジスタに登録された設定値と前
記ヒット率測定機構が測定した測定値とを取り出して比
較し、この測定値が前記設定値より低いヒット率のとき
切離信号を送出する比較器と、この切離信号を受信する
とき前記プロセッサおよび前記主記憶装置から切り離す
キャッシュメモリとを有することを特徴とするメモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186707A JPH0535594A (ja) | 1991-07-26 | 1991-07-26 | キヤツシユメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186707A JPH0535594A (ja) | 1991-07-26 | 1991-07-26 | キヤツシユメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0535594A true JPH0535594A (ja) | 1993-02-12 |
Family
ID=16193232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3186707A Pending JPH0535594A (ja) | 1991-07-26 | 1991-07-26 | キヤツシユメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0535594A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6990232B2 (en) | 2000-08-31 | 2006-01-24 | Canon Kabushiki Kaisha | Image processing apparatus, control method thereof, and image processing method |
| US7899992B2 (en) | 2005-02-21 | 2011-03-01 | Panasonic Corporation | Cache circuit and control circuits of a cache memory |
| JP2013512529A (ja) * | 2010-03-08 | 2013-04-11 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | データ記憶装置及び方法 |
-
1991
- 1991-07-26 JP JP3186707A patent/JPH0535594A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6990232B2 (en) | 2000-08-31 | 2006-01-24 | Canon Kabushiki Kaisha | Image processing apparatus, control method thereof, and image processing method |
| US7899992B2 (en) | 2005-02-21 | 2011-03-01 | Panasonic Corporation | Cache circuit and control circuits of a cache memory |
| JP2013512529A (ja) * | 2010-03-08 | 2013-04-11 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | データ記憶装置及び方法 |
| US8924645B2 (en) | 2010-03-08 | 2014-12-30 | Hewlett-Packard Development Company, L. P. | Data storage apparatus and methods |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5155831A (en) | Data processing system with fast queue store interposed between store-through caches and a main memory | |
| US7600077B2 (en) | Cache circuitry, data processing apparatus and method for handling write access requests | |
| US5649144A (en) | Apparatus, systems and methods for improving data cache hit rates | |
| US20040139246A1 (en) | Data processing system providing hardware acceleration of input/outpuit (I/O) communication | |
| US6976148B2 (en) | Acceleration of input/output (I/O) communication through improved address translation | |
| KR20100053540A (ko) | 캐시 로킹 디바이스 및 그 방법들 | |
| JPS58118083A (ja) | 多重処理システムにおけるキヤツシユ制御機構 | |
| US7913255B2 (en) | Background thread processing in a multithread digital signal processor | |
| WO1999026142A1 (en) | Cache memory operation | |
| US6233656B1 (en) | Bandwidth optimization cache | |
| JPH0535594A (ja) | キヤツシユメモリ装置 | |
| US7581042B2 (en) | I/O hub resident cache line monitor and device register update | |
| EP1683321A1 (en) | Method and system to protect a protocol control block for network packet processing | |
| JP3174211B2 (ja) | バッファストレイジのムーブイン制御方法 | |
| US20040139283A1 (en) | Cache coherent I/O communication | |
| US20050027903A1 (en) | Non-fenced list DMA command mechanism | |
| JP3296240B2 (ja) | バス接続装置 | |
| US5761722A (en) | Method and apparatus for solving the stale data problem occurring in data access performed with data caches | |
| US6397304B1 (en) | Method and apparatus for improving system performance in multiprocessor systems | |
| JPH06231101A (ja) | 受信タイムアウト検出機構 | |
| EP3332329B1 (en) | Device and method for prefetching content to a cache memory | |
| JPS58185083A (ja) | キヤツシユメモリ制御方式 | |
| JPH0384641A (ja) | コンピュータシステムおよびこれの動作速度を速める方法 | |
| JPH06161891A (ja) | コンピュータシステム及びキャッシュ制御手段におけるキャッシュ制御方法 | |
| JP2507544B2 (ja) | 記憶制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010529 |