JP3174211B2 - バッファストレイジのムーブイン制御方法 - Google Patents
バッファストレイジのムーブイン制御方法Info
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- JP3174211B2 JP3174211B2 JP00615894A JP615894A JP3174211B2 JP 3174211 B2 JP3174211 B2 JP 3174211B2 JP 00615894 A JP00615894 A JP 00615894A JP 615894 A JP615894 A JP 615894A JP 3174211 B2 JP3174211 B2 JP 3174211B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1673—Details of memory controller using buffers
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は，情報処理装置のバッフ
ァストレイジへデータを取り込む際の制御方法に関し，
特に記憶装置の高負荷時における性能低下を軽減するこ
とを可能にしたバッファストレイジのムーブイン制御方
法に関する。
ァストレイジへデータを取り込む際の制御方法に関し，
特に記憶装置の高負荷時における性能低下を軽減するこ
とを可能にしたバッファストレイジのムーブイン制御方
法に関する。
【０００２】近年の情報処理装置は高速化の要求に伴
い，バッファストレイジ（ＢＳ）を装備することが一般
化している。これは処理装置の使用する記憶装置内のデ
ータのうち，使用頻度の高いと判断される一部のデータ
をバッファストレイジと呼ぶ高速かつ小容量のメモリに
格納することにより，処理装置からの実効的なアクセス
時間を短縮し，処理システム全体の性能を向上させるた
めである。
い，バッファストレイジ（ＢＳ）を装備することが一般
化している。これは処理装置の使用する記憶装置内のデ
ータのうち，使用頻度の高いと判断される一部のデータ
をバッファストレイジと呼ぶ高速かつ小容量のメモリに
格納することにより，処理装置からの実効的なアクセス
時間を短縮し，処理システム全体の性能を向上させるた
めである。
【０００３】しかしながら，バッファストレイジは記憶
装置に比べると容量が極めて小さいため，処理装置の必
要とするデータを含んでいない場合がある。この場合に
は，記憶装置からバッファストレイジに必要なデータを
取り込む必要がある。バッファストレイジにデータを取
り込む処理をムーブインという。ムーブインのデータ量
は，バッファストレイジにデータが存在するヒット率お
よび記憶装置のビジー状態に大きく影響する。したがっ
て，ムーブインのデータ量を適切に制御することによ
り，システムの性能を向上させることができると考えら
れる。
装置に比べると容量が極めて小さいため，処理装置の必
要とするデータを含んでいない場合がある。この場合に
は，記憶装置からバッファストレイジに必要なデータを
取り込む必要がある。バッファストレイジにデータを取
り込む処理をムーブインという。ムーブインのデータ量
は，バッファストレイジにデータが存在するヒット率お
よび記憶装置のビジー状態に大きく影響する。したがっ
て，ムーブインのデータ量を適切に制御することによ
り，システムの性能を向上させることができると考えら
れる。
【０００４】
【従来の技術】一般に，バッファストレイジでは内部を
ブロックと呼ぶ数十から数百バイトの単位に区切り，記
憶装置のデータとの対応づけをブロック単位で行う。バ
ッファストレイジは，ブロックに分割されたデータ部の
他に，タグ（ＴＡＧ）部と呼ぶ各ブロックに１対１に対
応したエントリを格納するメモリを有し，このタグ部の
各エントリの中に，対応するブロックの記憶装置上のア
ドレスを格納する。
ブロックと呼ぶ数十から数百バイトの単位に区切り，記
憶装置のデータとの対応づけをブロック単位で行う。バ
ッファストレイジは，ブロックに分割されたデータ部の
他に，タグ（ＴＡＧ）部と呼ぶ各ブロックに１対１に対
応したエントリを格納するメモリを有し，このタグ部の
各エントリの中に，対応するブロックの記憶装置上のア
ドレスを格納する。
【０００５】処理装置からデータ要求があると，バッフ
ァストレイジのタグ部を参照し，要求されたデータのア
ドレスがタグ部のいずれかのエントリに格納されていれ
ば，要求されたデータがバッファストレイジのデータ部
に存在すると判断して，対応するブロック内のデータを
処理装置へ送出する。もし，要求されたデータのアドレ
スがタグ部に格納されていなければ，データが存在しな
いと判断して記憶装置からバッファストレイジにムーブ
インする。
ァストレイジのタグ部を参照し，要求されたデータのア
ドレスがタグ部のいずれかのエントリに格納されていれ
ば，要求されたデータがバッファストレイジのデータ部
に存在すると判断して，対応するブロック内のデータを
処理装置へ送出する。もし，要求されたデータのアドレ
スがタグ部に格納されていなければ，データが存在しな
いと判断して記憶装置からバッファストレイジにムーブ
インする。
【０００６】従来のバッファストレイジでは，必ずブロ
ックサイズ分のデータをムーブインしていた。すなわ
ち，記憶装置のビジー状況や記憶装置入力キューの状況
によらずに，一定の量をムーブインしていた。ブロック
サイズは一般に処理装置が直接要求するデータの大きさ
よりも数倍大きく設定されている。これは必要とされた
データの近傍にあるデータは将来使用される可能性が高
いことから，一括して取り込むことにより，バッファス
トレイジのデータ存在確率（ヒット率）を向上させるた
めである。しかしながら，ブロックサイズの増大は長時
間のメモリビジーを招くという短所もあるため，ブロッ
クサイズは通常数十から数百バイトに収まるように定め
られている。
ックサイズ分のデータをムーブインしていた。すなわ
ち，記憶装置のビジー状況や記憶装置入力キューの状況
によらずに，一定の量をムーブインしていた。ブロック
サイズは一般に処理装置が直接要求するデータの大きさ
よりも数倍大きく設定されている。これは必要とされた
データの近傍にあるデータは将来使用される可能性が高
いことから，一括して取り込むことにより，バッファス
トレイジのデータ存在確率（ヒット率）を向上させるた
めである。しかしながら，ブロックサイズの増大は長時
間のメモリビジーを招くという短所もあるため，ブロッ
クサイズは通常数十から数百バイトに収まるように定め
られている。
【０００７】ところが，処理装置が実行するプログラム
によっては，分岐命令の頻発によって，実行する命令や
処理するデータのアドレスが連続せず，１ブロックのデ
ータをバッファストレイジにムーブインしても，そのす
べてを使用することなく終わることがある。こうしたケ
ースでも，従来技術では１ブロック分のデータをムーブ
インしていたため，結果として必要以上のデータを取り
込むことになっていた。
によっては，分岐命令の頻発によって，実行する命令や
処理するデータのアドレスが連続せず，１ブロックのデ
ータをバッファストレイジにムーブインしても，そのす
べてを使用することなく終わることがある。こうしたケ
ースでも，従来技術では１ブロック分のデータをムーブ
インしていたため，結果として必要以上のデータを取り
込むことになっていた。
【０００８】
【発明が解決しようとする課題】したがって，従来技術
では，不要なデータのムーブインにより過剰な記憶装置
のビジーをもたらすことがあり，そのため待ち時間の増
大を招いて却ってメモリアクセス時間の増加を引き起こ
し，処理性能を低下させる原因になることがあった。こ
れに対処するには，ブロックサイズを縮小することが有
効であるが，ブロックサイズの縮小化は，逆にヒット率
の低下やタグ部のエントリ数の増大ひいては物量増加に
よるコスト増大を引き起こす。そのため，総合的に判断
するとブロックサイズを無闇に縮小することは必ずしも
得策ではない。
では，不要なデータのムーブインにより過剰な記憶装置
のビジーをもたらすことがあり，そのため待ち時間の増
大を招いて却ってメモリアクセス時間の増加を引き起こ
し，処理性能を低下させる原因になることがあった。こ
れに対処するには，ブロックサイズを縮小することが有
効であるが，ブロックサイズの縮小化は，逆にヒット率
の低下やタグ部のエントリ数の増大ひいては物量増加に
よるコスト増大を引き起こす。そのため，総合的に判断
するとブロックサイズを無闇に縮小することは必ずしも
得策ではない。
【０００９】本発明は上記問題点の解決を図り，ヒット
率向上のためのブロックサイズを確保しつつ，過剰なメ
モリビジーを防止する手段を提供することを目的とす
る。
率向上のためのブロックサイズを確保しつつ，過剰なメ
モリビジーを防止する手段を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】図１は本発明の原理説明
図である。図中，１は命令をフェッチして実行する処理
装置，２は処理装置１が使用するデータを格納する記憶
装置，３は記憶装置２の一部の写しを保持するバッファ
ストレイジであって，タグ部３１，データ部３２，アド
レス比較器３３を有するものである。４はバッファスト
レイジ３や記憶装置２へのアクセスを制御する記憶制御
部である。４１はバッファストレイジ３の制御を行うバ
ッファストレイジ制御部，４２は処理装置１から要求さ
れたアドレスのデータがバッファストレイジ３になかっ
た場合に記憶装置２からバッファストレイジ３へのムー
ブイン動作を起動するムーブイン起動回路，４３は記憶
装置２の負荷状態情報をもとにムーブインするデータ量
を決定するムーブイン量決定回路である。
図である。図中，１は命令をフェッチして実行する処理
装置，２は処理装置１が使用するデータを格納する記憶
装置，３は記憶装置２の一部の写しを保持するバッファ
ストレイジであって，タグ部３１，データ部３２，アド
レス比較器３３を有するものである。４はバッファスト
レイジ３や記憶装置２へのアクセスを制御する記憶制御
部である。４１はバッファストレイジ３の制御を行うバ
ッファストレイジ制御部，４２は処理装置１から要求さ
れたアドレスのデータがバッファストレイジ３になかっ
た場合に記憶装置２からバッファストレイジ３へのムー
ブイン動作を起動するムーブイン起動回路，４３は記憶
装置２の負荷状態情報をもとにムーブインするデータ量
を決定するムーブイン量決定回路である。
【００１１】本発明では，処理装置１からの要求を受け
たバッファストレイジ制御部４１は，アドレス比較器３
３によるアドレスの比較により，要求されたデータがバ
ッファストレイジ３に存在しないことがわかった場合，
ムーブイン起動回路４２にムーブイン指示を出す。一
方，ムーブイン量決定回路４３は記憶装置２の負荷状況
を判断し，高負荷であればムーブインデータ量をバッフ
ァストレイジ３のブロックサイズより小さく（例えば１
／２や１／４等）設定し，それをムーブイン起動回路４
２に通知する。ムーブイン起動回路４２は，この通知に
より必要な量のデータを記憶装置２に要求する。記憶装
置２が高負荷のため部分的にムーブインされたバッファ
ストレイジ３のブロックには，対応するタグ部３１のエ
ントリにそれを示すビットを設定する。
たバッファストレイジ制御部４１は，アドレス比較器３
３によるアドレスの比較により，要求されたデータがバ
ッファストレイジ３に存在しないことがわかった場合，
ムーブイン起動回路４２にムーブイン指示を出す。一
方，ムーブイン量決定回路４３は記憶装置２の負荷状況
を判断し，高負荷であればムーブインデータ量をバッフ
ァストレイジ３のブロックサイズより小さく（例えば１
／２や１／４等）設定し，それをムーブイン起動回路４
２に通知する。ムーブイン起動回路４２は，この通知に
より必要な量のデータを記憶装置２に要求する。記憶装
置２が高負荷のため部分的にムーブインされたバッファ
ストレイジ３のブロックには，対応するタグ部３１のエ
ントリにそれを示すビットを設定する。
【００１２】部分的にムーブインしたブロックの残りの
データは，次にその部分について処理装置１から要求が
あったとき，または記憶装置２が高負荷から低負荷に遷
移したときに，ムーブインする。
データは，次にその部分について処理装置１から要求が
あったとき，または記憶装置２が高負荷から低負荷に遷
移したときに，ムーブインする。
【００１３】
【作用】記憶装置２の高負荷時にはムーブインのデータ
量が小さくなるため，記憶装置２の高負荷時にいたずら
に大量のデータを取り込むことがなくなる。したがっ
て，必須のデータとその近傍の一部のデータのみを取り
込み，メモリビジーの増大を回避し，処理性能低下を防
止することができる。
量が小さくなるため，記憶装置２の高負荷時にいたずら
に大量のデータを取り込むことがなくなる。したがっ
て，必須のデータとその近傍の一部のデータのみを取り
込み，メモリビジーの増大を回避し，処理性能低下を防
止することができる。
【００１４】また，記憶装置２の高負荷時にムーブイン
のデータ量を削減し，その後，記憶装置２の負荷が小さ
くなったときに，ムーブイン対象となったブロックにお
ける残りのデータをムーブインすることにより，その後
のデータアクセスにおけるヒット率の低下を防ぐことも
できる。
のデータ量を削減し，その後，記憶装置２の負荷が小さ
くなったときに，ムーブイン対象となったブロックにお
ける残りのデータをムーブインすることにより，その後
のデータアクセスにおけるヒット率の低下を防ぐことも
できる。
【００１５】記憶装置２の負荷を，例えば記憶装置２に
対するポートのビジー状態によって判断することができ
る。記憶装置の高負荷時にムーブインするデータ量を削
減する単位を，ブロックサイズのｎ分の１（ｎは２以上
の整数）とすることにより，バッファストレイジ３のブ
ロックごとの管理を，エントリ数を増大させないで容易
に行うことができる。
対するポートのビジー状態によって判断することができ
る。記憶装置の高負荷時にムーブインするデータ量を削
減する単位を，ブロックサイズのｎ分の１（ｎは２以上
の整数）とすることにより，バッファストレイジ３のブ
ロックごとの管理を，エントリ数を増大させないで容易
に行うことができる。
【００１６】
【実施例】図２は本発明の一実施例に係るブロック構成
図である。図中，１は処理装置，２は記憶装置，３１は
バッファストレイジのタグ部（以下，ＢＳ−ＴＡＧと略
す），３２はバッファストレイジのデータ部（以下，Ｂ
Ｓ−ＤＡＴＡと略す），３３は処理装置１の要求するデ
ータがバッファストレイジにおいてヒットするか否かを
確認するために要求されたアドレスとＢＳ−ＴＡＧ３１
の出力とを比較するアドレス比較器，３４はＢＳ−ＤＡ
ＴＡ３２の４ＷＡＹある出力からヒットしたＷＡＹの出
力を選択するセレクタ（ＳＥＬ），３５はＢＳ−ＤＡＴ
Ａ３２から読み出したデータを保持するＢＳデータレジ
スタ，３６は処理装置１へ送るデータを保持するフェッ
チデータレジスタ，３７は処理装置１へ送るデータを選
択するセレクタ（ＳＥＬ），３８は記憶装置２からムー
ブインしたデータを一時的に保持するムーブインデータ
レジスタである。
図である。図中，１は処理装置，２は記憶装置，３１は
バッファストレイジのタグ部（以下，ＢＳ−ＴＡＧと略
す），３２はバッファストレイジのデータ部（以下，Ｂ
Ｓ−ＤＡＴＡと略す），３３は処理装置１の要求するデ
ータがバッファストレイジにおいてヒットするか否かを
確認するために要求されたアドレスとＢＳ−ＴＡＧ３１
の出力とを比較するアドレス比較器，３４はＢＳ−ＤＡ
ＴＡ３２の４ＷＡＹある出力からヒットしたＷＡＹの出
力を選択するセレクタ（ＳＥＬ），３５はＢＳ−ＤＡＴ
Ａ３２から読み出したデータを保持するＢＳデータレジ
スタ，３６は処理装置１へ送るデータを保持するフェッ
チデータレジスタ，３７は処理装置１へ送るデータを選
択するセレクタ（ＳＥＬ），３８は記憶装置２からムー
ブインしたデータを一時的に保持するムーブインデータ
レジスタである。
【００１７】また，４２は要求データがバッファストレ
イジでヒットしない場合に記憶装置２に対してのムーブ
イン動作を起動するムーブイン起動回路，４３は記憶装
置２の負荷状態に応じてバッファストレイジのブロック
へムーブインするデータ量を決定するムーブイン量決定
回路，４４は処理装置１からの要求を受け付けるリクエ
ストポート（以下，ＲＥＱＰＯＲＴという），４５は記
憶装置へのアクセスを設定するポート（以下，ＭＳＰＯ
ＲＴという）である。この例では，ポート４５はＭＳＰ
ＯＲＴ０からＭＳＰＯＲＴ３の４個あるものとする。４
６は４つあるＭＳＰＯＲＴの中から１つを選び記憶装置
２へアクセスを送るプライオリティ回路である。
イジでヒットしない場合に記憶装置２に対してのムーブ
イン動作を起動するムーブイン起動回路，４３は記憶装
置２の負荷状態に応じてバッファストレイジのブロック
へムーブインするデータ量を決定するムーブイン量決定
回路，４４は処理装置１からの要求を受け付けるリクエ
ストポート（以下，ＲＥＱＰＯＲＴという），４５は記
憶装置へのアクセスを設定するポート（以下，ＭＳＰＯ
ＲＴという）である。この例では，ポート４５はＭＳＰ
ＯＲＴ０からＭＳＰＯＲＴ３の４個あるものとする。４
６は４つあるＭＳＰＯＲＴの中から１つを選び記憶装置
２へアクセスを送るプライオリティ回路である。
【００１８】この実施例では，バッファストレイジ（Ｂ
Ｓ）は，２５６バイトブロック×２５６エントリ×４Ｗ
ＡＹ＝２５６Ｋバイトの構成を持つものとする。データ
のアドレスは，ビット０（Ａ００）〜ビット３１（Ａ３
１）までのバイトアドレスとし，ＢＳ−ＴＡＧ３１はア
ドレスのビット１６（Ａ１６）〜ビット２３（Ａ２３）
で参照され，内部にビット０（Ａ００）〜ビット１５
（Ａ１５）が格納される。したがって，ヒットしたか否
かを判断するアドレス比較器３３によるアドレス比較
は，ビット０（Ａ００）〜ビット１５（Ａ１５）によ
る。また，処理装置１からのデータ要求は６４バイト単
位の要求であるとする。
Ｓ）は，２５６バイトブロック×２５６エントリ×４Ｗ
ＡＹ＝２５６Ｋバイトの構成を持つものとする。データ
のアドレスは，ビット０（Ａ００）〜ビット３１（Ａ３
１）までのバイトアドレスとし，ＢＳ−ＴＡＧ３１はア
ドレスのビット１６（Ａ１６）〜ビット２３（Ａ２３）
で参照され，内部にビット０（Ａ００）〜ビット１５
（Ａ１５）が格納される。したがって，ヒットしたか否
かを判断するアドレス比較器３３によるアドレス比較
は，ビット０（Ａ００）〜ビット１５（Ａ１５）によ
る。また，処理装置１からのデータ要求は６４バイト単
位の要求であるとする。
【００１９】図３はＢＳ−ＴＡＧ３１のエントリの内容
を示すものである。アドレスのビット（Ａ００〜Ａ１
５）は，対応するバッファストレイジのブロック内に保
持するデータの記憶装置２上のアドレスであり，Ｖ０／
Ｖ１は，それぞれ対応するブロックについての前半／後
半の１２８バイトずつの有効ビットである。すなわち，
Ｖ０／Ｖ１のビットは，Ｖ０・Ｖ１が‘００’であれ
ば，バッファストレイジにおけるそのブロックはすべて
無効，Ｖ０・Ｖ１が‘０１’であれば，バッファストレ
イジにおけるそのブロックの後半の１２８バイトだけが
有効，Ｖ０・Ｖ１が‘１０’であれば，バッファストレ
イジにおけるそのブロックの前半の１２８バイトだけが
有効，Ｖ０・Ｖ１が‘１１’であれば，バッファストレ
イジにおけるそのブロックのすべてが有効であることを
示す。
を示すものである。アドレスのビット（Ａ００〜Ａ１
５）は，対応するバッファストレイジのブロック内に保
持するデータの記憶装置２上のアドレスであり，Ｖ０／
Ｖ１は，それぞれ対応するブロックについての前半／後
半の１２８バイトずつの有効ビットである。すなわち，
Ｖ０／Ｖ１のビットは，Ｖ０・Ｖ１が‘００’であれ
ば，バッファストレイジにおけるそのブロックはすべて
無効，Ｖ０・Ｖ１が‘０１’であれば，バッファストレ
イジにおけるそのブロックの後半の１２８バイトだけが
有効，Ｖ０・Ｖ１が‘１０’であれば，バッファストレ
イジにおけるそのブロックの前半の１２８バイトだけが
有効，Ｖ０・Ｖ１が‘１１’であれば，バッファストレ
イジにおけるそのブロックのすべてが有効であることを
示す。
【００２０】図４はＢＳ−ＴＡＧ３１からの出力を比較
するアドレス比較器３３の内部構成例を示す。図中，５
０は比較回路，５１〜５４はアンド（ＡＮＤ）回路，５
５，５６はオア（ＯＲ）回路を表す。
するアドレス比較器３３の内部構成例を示す。図中，５
０は比較回路，５１〜５４はアンド（ＡＮＤ）回路，５
５，５６はオア（ＯＲ）回路を表す。
【００２１】比較回路５０により，ＢＳ−ＴＡＧ３１と
ＲＥＱＰＯＲＴ４４のそれぞれのアドレスのビットＡ０
０〜Ａ１５を比較する。この値が一致し，かつ，Ｖ０ま
たはＶ１のどちらかが‘１’の場合，アドレスが一致し
たという。このとき，アンド回路５１の出力が‘１’と
なり，一致信号が出力される。さらに，ＲＥＱＰＯＲＴ
４４のアドレスのビットＡ２４が‘０’のときはＶ０，
‘１’のときはＶ１が‘１’であった場合には，アドレ
スがヒットしたという。このとき，アンド回路５４の出
力が‘１’となり，ヒット信号が出力される。
ＲＥＱＰＯＲＴ４４のそれぞれのアドレスのビットＡ０
０〜Ａ１５を比較する。この値が一致し，かつ，Ｖ０ま
たはＶ１のどちらかが‘１’の場合，アドレスが一致し
たという。このとき，アンド回路５１の出力が‘１’と
なり，一致信号が出力される。さらに，ＲＥＱＰＯＲＴ
４４のアドレスのビットＡ２４が‘０’のときはＶ０，
‘１’のときはＶ１が‘１’であった場合には，アドレ
スがヒットしたという。このとき，アンド回路５４の出
力が‘１’となり，ヒット信号が出力される。
【００２２】このアドレス比較器３３を各ＷＡＹごとに
持ち，合計４つのアドレス比較器３３の出力の論理和
（ＯＲ）で，バッファストレイジ（ＢＳ）全体のヒット
信号を作成する。また，各ＷＡＹごとの一致信号，ヒッ
ト信号の論理和（ＯＲ）をとってムーブイン起動回路４
２に送出する。
持ち，合計４つのアドレス比較器３３の出力の論理和
（ＯＲ）で，バッファストレイジ（ＢＳ）全体のヒット
信号を作成する。また，各ＷＡＹごとの一致信号，ヒッ
ト信号の論理和（ＯＲ）をとってムーブイン起動回路４
２に送出する。
【００２３】図５はムーブイン量決定回路４３の内部構
成例を示す。図中，６０〜６５はアンド回路，６６はオ
ア回路を表す。また，＋ＭＳＰＯＲＴｉ−ＶＬＤ（ｉは
０〜３）は，ポートが使われていることを示す信号，＋
１２８Ｂ−ＭＯＶＥ−ＩＮは，ムーブインデータ量を２
５６バイトではなく，１２８バイトにすることを示す信
号を表す。
成例を示す。図中，６０〜６５はアンド回路，６６はオ
ア回路を表す。また，＋ＭＳＰＯＲＴｉ−ＶＬＤ（ｉは
０〜３）は，ポートが使われていることを示す信号，＋
１２８Ｂ−ＭＯＶＥ−ＩＮは，ムーブインデータ量を２
５６バイトではなく，１２８バイトにすることを示す信
号を表す。
【００２４】ムーブイン量決定回路４３は，記憶装置２
の負荷の状況を見て高負荷か否かを判断するが，ここで
は図５に示す回路により，４つあるＭＳＰＯＲＴ４５の
うち，いずれか２つが有効すなわち記憶装置２に対する
ムーブイン要求が２個以上あるときに高負荷と判断して
いる。高負荷と判断された場合には，２５６バイトある
ブロック全体の半分の１２８バイトをムーブインするよ
うに，ムーブイン起動回路４２に通知する。
の負荷の状況を見て高負荷か否かを判断するが，ここで
は図５に示す回路により，４つあるＭＳＰＯＲＴ４５の
うち，いずれか２つが有効すなわち記憶装置２に対する
ムーブイン要求が２個以上あるときに高負荷と判断して
いる。高負荷と判断された場合には，２５６バイトある
ブロック全体の半分の１２８バイトをムーブインするよ
うに，ムーブイン起動回路４２に通知する。
【００２５】次に，本発明の実施例の動作を説明する。
図２において，処理装置１から要求された６４バイトフ
ェッチアクセスは，まずＲＥＱＰＯＲＴ４４に格納され
る。そのＲＥＱＰＯＲＴ４４内のアドレスを用いてＢＳ
−ＴＡＧ３１を検索し，アドレス比較器３３によってヒ
ットか否かを判断する。
図２において，処理装置１から要求された６４バイトフ
ェッチアクセスは，まずＲＥＱＰＯＲＴ４４に格納され
る。そのＲＥＱＰＯＲＴ４４内のアドレスを用いてＢＳ
−ＴＡＧ３１を検索し，アドレス比較器３３によってヒ
ットか否かを判断する。
【００２６】ヒットした場合には，アドレス比較器３３
の出力により，ＢＳ−ＤＡＴＡ３２の出力をセレクタ３
４で選択して，ＢＳデータレジスタ３５，セレクタ３
７，フェッチデータレジスタ３６を経由して処理装置１
に送出する。
の出力により，ＢＳ−ＤＡＴＡ３２の出力をセレクタ３
４で選択して，ＢＳデータレジスタ３５，セレクタ３
７，フェッチデータレジスタ３６を経由して処理装置１
に送出する。
【００２７】ヒットしない場合には，ムーブイン起動回
路４２が起動される。ヒットせず一致もしない場合に
は，要求データを含むブロックが全く存在しないので，
１ブロック＝２５６バイトのムーブインを行う。このと
き，ムーブイン量決定回路４３が記憶装置２は高負荷で
はないと判断すれば，ムーブイン起動回路４２は，２５
６バイトのムーブイン処理を空いているＭＳＰＯＲＴ
（０〜３）４５に設定する。ＭＳＰＯＲＴ４５は，プラ
イオリティ回路（ＰＲＩ）４６に選択されて記憶装置２
にデータ要求を送る。ムーブインしたデータは，ムーブ
インデータレジスタ３８を介してＢＳ−ＤＡＴＡ３２の
該当するエントリに格納されるとともに，その一部がセ
レクタ３７およびフェッチデータレジスタ３６を介して
処理装置１へ送られる。このムーブインが完了すると，
データを格納したＢＳ−ＴＡＧ３１のエントリには，Ｖ
０，Ｖ１ともに‘１’がセットされる。
路４２が起動される。ヒットせず一致もしない場合に
は，要求データを含むブロックが全く存在しないので，
１ブロック＝２５６バイトのムーブインを行う。このと
き，ムーブイン量決定回路４３が記憶装置２は高負荷で
はないと判断すれば，ムーブイン起動回路４２は，２５
６バイトのムーブイン処理を空いているＭＳＰＯＲＴ
（０〜３）４５に設定する。ＭＳＰＯＲＴ４５は，プラ
イオリティ回路（ＰＲＩ）４６に選択されて記憶装置２
にデータ要求を送る。ムーブインしたデータは，ムーブ
インデータレジスタ３８を介してＢＳ−ＤＡＴＡ３２の
該当するエントリに格納されるとともに，その一部がセ
レクタ３７およびフェッチデータレジスタ３６を介して
処理装置１へ送られる。このムーブインが完了すると，
データを格納したＢＳ−ＴＡＧ３１のエントリには，Ｖ
０，Ｖ１ともに‘１’がセットされる。
【００２８】もし，ムーブイン量決定回路４３が記憶装
置２は高負荷であるとした場合には，さらなるビジーを
防ぐために，必要な６４バイトのデータを含む１２８バ
イトだけのムーブインをＭＳＰＯＲＴ４５にセットす
る。このムーブインが完了したとき，対応するＢＳ−Ｔ
ＡＧ３１のエントリには，１２８バイトに対応するＶ０
またはＶ１の片方だけに‘１’がセットされる。
置２は高負荷であるとした場合には，さらなるビジーを
防ぐために，必要な６４バイトのデータを含む１２８バ
イトだけのムーブインをＭＳＰＯＲＴ４５にセットす
る。このムーブインが完了したとき，対応するＢＳ−Ｔ
ＡＧ３１のエントリには，１２８バイトに対応するＶ０
またはＶ１の片方だけに‘１’がセットされる。
【００２９】ヒットではないが一致信号がオンのときに
は，ムーブインすべきブロックのうち，要求された６４
バイトを含まない１２８バイトはバッファストレイジ
（ＢＳ）内に存在するので，必要な１２８バイトのムー
ブインをＭＳＰＯＲＴ４５にセットする。このムーブイ
ンが完了すると，対応するＢＳ−ＴＡＧ３１のエントリ
のＶ０，Ｖ１のうち‘０’であったほうが‘１’にセッ
トされる。
は，ムーブインすべきブロックのうち，要求された６４
バイトを含まない１２８バイトはバッファストレイジ
（ＢＳ）内に存在するので，必要な１２８バイトのムー
ブインをＭＳＰＯＲＴ４５にセットする。このムーブイ
ンが完了すると，対応するＢＳ−ＴＡＧ３１のエントリ
のＶ０，Ｖ１のうち‘０’であったほうが‘１’にセッ
トされる。
【００３０】次に，本発明の他の実施例を説明する。図
６はその実施例のブロック構成図である。図６におい
て，７０は記憶装置２が低負荷に遷移したときにムーブ
インすべきデータのアドレスを保持しておくプリフェッ
チレジスタ，７１はＲＥＱＰＯＲＴ４４のアドレスとプ
リフェッチレジスタ７０のアドレスのいずれかを選択す
るセレクタ（ＳＥＬ）を表す。他の構成部分について
は，前述した図２に示す例と同様であるので，その詳細
な説明は省略する。
６はその実施例のブロック構成図である。図６におい
て，７０は記憶装置２が低負荷に遷移したときにムーブ
インすべきデータのアドレスを保持しておくプリフェッ
チレジスタ，７１はＲＥＱＰＯＲＴ４４のアドレスとプ
リフェッチレジスタ７０のアドレスのいずれかを選択す
るセレクタ（ＳＥＬ）を表す。他の構成部分について
は，前述した図２に示す例と同様であるので，その詳細
な説明は省略する。
【００３１】図２に示す実施例では，前述したように，
記憶装置２の高負荷時にはムーブインを１２８バイトに
削減し，残りの１２８バイトはその部分に対する処理装
置１からの要求がきたときにムーブインするように構成
されている。これに対し，本実施例では，図６に示すよ
うな構成により，１２８バイトのムーブインが完了した
後，プリフェッチレジスタ７０にムーブインの対象とな
った記憶装置２のアドレスをセットしておく。そして，
記憶装置２が高負荷から低負荷へ遷移したことを，ムー
ブイン量決定回路４３が検出したときに，プリフェッチ
レジスタ７０に保持していたアドレスを，セレクタ７１
を介してバッファストレイジへ送り，処理装置１からの
アクセス要求を待たずに，残りの１２８バイトのムーブ
インを実行する。
記憶装置２の高負荷時にはムーブインを１２８バイトに
削減し，残りの１２８バイトはその部分に対する処理装
置１からの要求がきたときにムーブインするように構成
されている。これに対し，本実施例では，図６に示すよ
うな構成により，１２８バイトのムーブインが完了した
後，プリフェッチレジスタ７０にムーブインの対象とな
った記憶装置２のアドレスをセットしておく。そして，
記憶装置２が高負荷から低負荷へ遷移したことを，ムー
ブイン量決定回路４３が検出したときに，プリフェッチ
レジスタ７０に保持していたアドレスを，セレクタ７１
を介してバッファストレイジへ送り，処理装置１からの
アクセス要求を待たずに，残りの１２８バイトのムーブ
インを実行する。
【００３２】さらに，他の実施例として，プリフェッチ
レジスタ７０を別に設けずに，１２８バイトのムーブイ
ンが完了した後もそのＭＳＰＯＲＴ４５に要求を保持し
ておき，ムーブイン量決定回路４３が記憶装置２の高負
荷から低負荷への遷移を検出したときに，残りの１２８
バイトのムーブインを実行するように構成することも可
能である。
レジスタ７０を別に設けずに，１２８バイトのムーブイ
ンが完了した後もそのＭＳＰＯＲＴ４５に要求を保持し
ておき，ムーブイン量決定回路４３が記憶装置２の高負
荷から低負荷への遷移を検出したときに，残りの１２８
バイトのムーブインを実行するように構成することも可
能である。
【００３３】本発明の実施例の説明として，バッファス
トレイジのブロックを前半と後半の１２８バイトずつに
分割してムーブインできるようにしたものを説明した
が，ブロックを１／２ではなく，１／ｎ（ただし，ｎ＝
３，４，…）に分割した場合にも，例えば図３に示す有
効ビットＶ０，Ｖ１を増やすことにより，同様に本発明
を実施することができる。
トレイジのブロックを前半と後半の１２８バイトずつに
分割してムーブインできるようにしたものを説明した
が，ブロックを１／２ではなく，１／ｎ（ただし，ｎ＝
３，４，…）に分割した場合にも，例えば図３に示す有
効ビットＶ０，Ｖ１を増やすことにより，同様に本発明
を実施することができる。
【００３４】
【発明の効果】以上説明したように，本発明によれば，
記憶装置の高負荷時にバッファストレイジのムーブイン
によるさらなる負荷の増大と待ち時間の増大とを緩和す
ることが可能となり，情報処理装置の安定した処理性能
向上に寄与するところが大きい。
記憶装置の高負荷時にバッファストレイジのムーブイン
によるさらなる負荷の増大と待ち時間の増大とを緩和す
ることが可能となり，情報処理装置の安定した処理性能
向上に寄与するところが大きい。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例に係るブロック構成図であ
る。
る。
【図３】ＢＳ−ＴＡＧのエントリの内容の例を示す図で
ある。
ある。
【図４】アドレス比較器の構成例を示す図である。
【図５】ムーブイン量決定回路の構成例を示す図であ
る。
る。
【図６】他の実施例に係るブロック構成図である。
１ 処理装置 ２ 記憶装置 ３ バッファストレイジ ３１ バッファストレイジのタグ部 ３３ アドレス比較器 ４ 記憶制御部 ４１ バッファストレイジ制御部 ４２ ムーブイン起動回路 ４３ ムーブイン量決定回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−205446（ＪＰ，Ａ) 特開 昭63−284648（ＪＰ，Ａ) 特開 昭54−89444（ＪＰ，Ａ) 特開 平２−287828（ＪＰ，Ａ) 特開 平３−132858（ＪＰ，Ａ) 特開 昭60−83156（ＪＰ，Ａ) 特開 平２−122345（ＪＰ，Ａ) 特開 平２−196352（ＪＰ，Ａ) 特開 昭64−46145（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 - 12/12
Claims (3)
- 【請求項１】 処理装置と，記憶装置と，該記憶装置の
一部の内容の写しを格納するバッファストレイジとを有
する情報処理装置におけるムーブイン制御方法におい
て，前記 記憶装置から前記バッファストレイジへのデータム
ーブインが必要になったとき，該記憶装置へデータ要求
を送信する前に，該記憶装置の負荷を該記憶装置に対す
るポートのビジー状態によって判断し，該記憶装置の負荷状態に応じて，低負荷の場合にはムー
ブインデータ量を所定のデータ量に，高負荷の場合には
ムーブインデータ量を削減したデータ量になるように決
定し， 前記決定したデータ量のムーブインを前記記憶装置に要
求する ことを特徴とするバッファストレイジのムーブイ
ン制御方法。 - 【請求項２】 請求項１記載のバッファストレイジのム
ーブイン制御方法において，前記記憶装置の負荷状態に応じて，ムーブインデータ量
を削減したデータ量でムーブインした後，該記憶装置の
負荷が低負荷に戻ったとき 削減した部分のデータムーブ
インを再開することを特徴とするバッファストレイジの
ムーブイン制御方法。 - 【請求項３】 請求項１または請求項２記載のバッファ
ストレイジのムーブイン制御方法において，前記記憶装置の負荷状態に応じて ムーブインするデータ
量を変化させる場合に，該記憶装置の低負荷時にムーブ
インするデータ量のｎ分の１（ｎは２以上の整数）を単
位として変化させることを特徴とするバッファストレイ
ジのムーブイン制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00615894A JP3174211B2 (ja) | 1994-01-25 | 1994-01-25 | バッファストレイジのムーブイン制御方法 |
| US08/327,848 US5649231A (en) | 1994-01-25 | 1994-10-21 | Storage control method and apparatus having a buffer storage for transferring variable amounts of data to a main storage based on current system load |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00615894A JP3174211B2 (ja) | 1994-01-25 | 1994-01-25 | バッファストレイジのムーブイン制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07210460A JPH07210460A (ja) | 1995-08-11 |
| JP3174211B2 true JP3174211B2 (ja) | 2001-06-11 |
Family
ID=11630727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00615894A Expired - Fee Related JP3174211B2 (ja) | 1994-01-25 | 1994-01-25 | バッファストレイジのムーブイン制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5649231A (ja) |
| JP (1) | JP3174211B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102310180B1 (ko) * | 2019-11-19 | 2021-10-08 | 대명이노베이션 주식회사 | 과일 포장 용기 |
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|---|---|---|---|---|
| JP3175675B2 (ja) | 1997-12-04 | 2001-06-11 | 日本電気株式会社 | プリフェッチ制御装置 |
| JP3071752B2 (ja) | 1998-03-24 | 2000-07-31 | 三菱電機株式会社 | ブリッジ方法、バスブリッジ及びマルチプロセッサシステム |
| US7096335B2 (en) * | 2003-08-27 | 2006-08-22 | International Business Machines Corporation | Structure and method for efficient management of memory resources |
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| WO2007097030A1 (ja) | 2006-02-27 | 2007-08-30 | Fujitsu Limited | キャッシュ制御装置およびキャッシュ制御方法 |
| US8032711B2 (en) * | 2006-12-22 | 2011-10-04 | Intel Corporation | Prefetching from dynamic random access memory to a static random access memory |
| US8627021B2 (en) * | 2011-08-31 | 2014-01-07 | Qualcomm Incorporated | Method and apparatus for load-based prefetch access |
| JP6260303B2 (ja) * | 2014-01-29 | 2018-01-17 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
| GB2551508B (en) * | 2016-06-20 | 2019-11-27 | Advanced Risc Mach Ltd | Transferring Data between memory system and buffer of a master device |
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| US4374415A (en) * | 1980-07-14 | 1983-02-15 | International Business Machines Corp. | Host control of suspension and resumption of channel program execution |
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| US4692895A (en) * | 1983-12-23 | 1987-09-08 | American Telephone And Telegraph Company, At&T Bell Laboratories | Microprocessor peripheral access control circuit |
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| DE68929288T2 (de) * | 1988-12-19 | 2001-11-15 | Nec Corp., Tokio/Tokyo | Datenübertragungsvorrichtung |
| US5249271A (en) * | 1990-06-04 | 1993-09-28 | Emulex Corporation | Buffer memory data flow controller |
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-
1994
- 1994-01-25 JP JP00615894A patent/JP3174211B2/ja not_active Expired - Fee Related
- 1994-10-21 US US08/327,848 patent/US5649231A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102310180B1 (ko) * | 2019-11-19 | 2021-10-08 | 대명이노베이션 주식회사 | 과일 포장 용기 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5649231A (en) | 1997-07-15 |
| JPH07210460A (ja) | 1995-08-11 |
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Legal Events
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