JP3175675B2 - プリフェッチ制御装置 - Google Patents

プリフェッチ制御装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プリフェッチ制御
装置に関し、特にアドレスの規則性を検出してプリフェ
ッチ動作を行うプリフェッチ制御装置に関する。
【０００２】
【従来の技術】従来この種のキャッシュメモリ制御装置
では、必要なデータがキャッシュメモリ内に存在しない
という事象（以下、キャッシュミスという）が生起した
際に、記憶装置からキャッシュメモリに対して必要なデ
ータを転送するように制御していた。例えば、特開昭５
９−９６５８５公報には、キャッシュミス時にキャッシ
ュメモリと記憶装置の双方にデータ要求を出すキャッシ
ュメモリ制御装置が記載されている。
【０００３】また、ソフトウェアからキャッシュメモリ
を制御する方式としては、将来必要となるであろうデー
タをソフトウェア命令によって指定し、予め記憶装置か
らキャッシュメモリに対して必要なデータを転送するよ
うに制御していた。例えば、『1992年2 月、アイトリプ
ルイー・コンプコン９２論文集 (C.Dowdell and L.Thay
er : "Scalable Graphics Enhancements for PA-RISC W
orkstations", Proc.of IEEE COMPCON 92, pp.122-128,
Feb. 1992.) 』には、データキャッシュに３２バイト
のデータをブロック転送するよう指示するキャッシュプ
リフェッチ命令（fetch32 ）が記載されている。
【０００４】
【発明が解決しようとする課題】しかしながら、前者の
従来のキャッシュメモリ制御装置では、キャッシュミス
を契機に記憶装置へのアクセスを開始するため、中央処
理装置がデータを受け取るまでに時間を要し、そのデー
タを必要とする命令を続行することができないという問
題があった。また、近年の中央処理装置はパイプライン
構成を採用することによりスループット性能向上を目指
しているが、キャッシュミスのためにパイプライン全体
を止めざるを得ない場合があり、このことが中央処理装
置の実効性能向上にとって弊害となっていた。
【０００５】また、後者の従来のキャッシュプリフェッ
チ命令による方法では、このプリフェッチ命令によって
プログラム上で明示的にプリフェッチ操作を指示しなけ
ればならないため、プログラム量が増加して命令供給を
阻害し、実効性能に悪影響を与える結果になる。さら
に、記憶装置にアクセスするアドレスをプログラム実行
前に完全に把握することは一般的には不可能なため、コ
ンパイル時にプリフェッチ命令をプログラム上の適切な
位置に生成することが困難であった。
【０００６】本発明の目的は、プロセッサが一定のアド
レス差で順にアクセスする際、そのアクセスを予測し、
事前にキャッシュメモリにプリフェッチすることにより
システム性能を向上させるプリフェッチ制御装置を提供
することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に本発明のプリフェッチ制御装置は、プロセッサからキ
ャッシュメモリへのリクエストアドレスの履歴及びその
過去のアドレスとの差分を保持するアドレスヒストリテ
ーブルと、現リクエストに係るアドレスから前記アドレ
スヒストリテーブルに保持された前記リクエストアドレ
スの履歴を減じて出力する減算器と、この減算器の出力
と前記現リクエストに係るアドレスとを加算して出力す
る加算器と、前記減算器の出力が前記アドレスヒストリ
テーブルに保持された前記差分と等しい場合に前記加算
器の出力をプリフェッチアドレスとしてプリフェッチリ
クエストを発行するアドレス制御回路とを含み、前記ア
ドレス制御回路は、前記アドレスヒストリテーブルの前
記差分として許容できる範囲値が設定されるアドレス範
囲レジスタを含み、前記減算器の出力が前記アドレスヒ
ストリテーブルに保持された前記差分と等しくない場合
に該減算器の出力が前記アドレス範囲レジスタに設定さ
れた範囲値内であれば前記現リクエストに係るアドレス
を前記アドレスヒストリテーブルの前記履歴に登録する
とともに前記減算器の出力を前記アドレスヒストリテー
ブルの前記差分に保持させることを特徴とする。
【０００８】
【０００９】
【００１０】
【００１１】また、本発明の他のプリフェッチ制御装置
において、前記アドレス制御回路は、前記減算器の出力
が前記アドレス範囲レジスタに設定された範囲値内であ
るか否かを検出する範囲比較器を含み、この範囲比較器
が範囲内であると検出した場合に前記減算器の出力を前
記アドレスヒストリテーブルの前記差分に保持させる。
【００１２】また、本発明の他のプリフェッチ制御装置
において、前記アドレス制御回路は、前記範囲比較器が
範囲外であると検出した場合に前記現リクエストに係る
アドレスを前記アドレスヒストリテーブルの前記履歴に
登録するとともに前記差分を前記アドレス範囲レジスタ
の範囲外の値に設定する。
【００１３】また、本発明の他のプリフェッチ制御装置
は、プロセッサからキャッシュメモリへのリクエストア
ドレスの履歴及びその過去のアドレスとの差分からなる
組を少なくとも２組保持するアドレスヒストリテーブル
と、現リクエストに係るアドレスから前記アドレスヒス
トリテーブルに保持された前記リクエストアドレスの履
歴の各々をそれぞれ減じて出力する複数の減算器と、こ
れら複数の減算器の出力の何れかを選択して出力する選
択器と、この選択器によって選択された出力と前記現リ
クエストに係るアドレスとを加算して出力する加算器
と、前記複数の減算器の出力であって前記アドレスヒス
トリテーブルに保持された対応する前記差分と等しいも
のが存在する場合には当該減算器の出力を選択するよう
前記選択器を制御するとともに前記加算器の出力をプリ
フェッチアドレスとしてプリフェッチリクエストを発行
するアドレス制御回路とを含み、前記アドレス制御回路
は、前記アドレスヒストリテーブルの前記差分として許
容できる範囲値が設定されるアドレス範囲レジスタを含
み、前記複数の減算器の出力がいずれも前記アドレスヒ
ストリテーブルに保持された対応する前記差分と等しく
ない場合に、該複数の減算器のうちその出力が前記アド
レス範囲レジスタに設定された範囲値内である減算器の
出力を前記アドレスヒストリテーブルの対応する前記差
分に保持させるとともに、前記現リクエストに係るアド
レスを前記アドレスヒストリテーブルの対応する前記履
歴に登録することを特徴とする。
【００１４】
【００１５】
【００１６】また、本発明の他のプリフェッチ制御装置
において、前記アドレス制御回路は、前記複数の減算器
の各々の出力が前記アドレス範囲レジスタに設定された
範囲値内であるか否かを検出する複数の範囲比較器を含
み、これら範囲比較器のいずれかが範囲内であると検出
した場合に前記減算器の出力を前記アドレスヒストリテ
ーブルの対応する前記差分に保持させる。
【００１７】また、本発明の他のプリフェッチ制御装置
において、前記アドレス制御回路は、前記複数の範囲比
較器がいずれも範囲外であると検出した場合に前記現リ
クエストに係るアドレスを前記アドレスヒストリテーブ
ルの何れかの前記履歴に登録するとともに対応する前記
差分を前記アドレス範囲レジスタの範囲外の値に設定す
る。
【００１８】
【００１９】
【００２０】
【発明の実施の形態】次に本発明のプリフェッチ制御装
置の実施の形態について図面を参照して詳細に説明す
る。
【００２１】図１を参照すると、本発明のプリフェッチ
制御装置の実施の形態は、プロセッサ１００と、キャッ
シュメモリ３００と、主記憶４００とを含む情報処理シ
ステムに適用される。プリフェッチ制御装置２００は、
プロセッサ１００とキャッシュメモリ３００の間に接続
される。キャッシュメモリ３００と主記憶４００はシス
テムバス５００によって接続される。
【００２２】プロセッサ１００が信号線１０１によりア
クセスリクエストを発行すると、キャッシュメモリ３０
０は、当該リクエストに係るデータを有していれば（キ
ャッシュヒット）、そのデータを信号線３０１によりプ
ロセッサへ送る。もし、キャッシュメモリ３００が当該
リクエストに係るデータを有していなければ（キャッシ
ュミス）、キャッシュメモリ３００はシステムバス５０
０を介して主記憶４００にアクセスして、該当データを
読み出す。読み出されたデータは、キャッシュメモリ３
００に保持されるとともに、信号線３０１によりプロセ
ッサ１００へ送られる。
【００２３】プリフェッチ制御装置２００は、プロセッ
サ１００からのアクセスリクエスト１０１を監視し、一
定のアドレス差で順にアクセスされるアクセスリクエス
トを検出すると、キャッシュメモリ３００に対してプリ
フェッチリクエストを発行する。プリフェッチ制御装置
２００が信号線２０１によりプリフェッチリクエストを
発行すると、キャッシュメモリ３００は、キャッシュヒ
ットであれば特段の動作をせず、キャッシュミスであれ
ばシステムバス５００を介して主記憶４００にアクセス
して、該当データを読み出す。読み出されたデータは、
キャッシュメモリ３００に保持されるが、プロセッサ１
００へは送られない。
【００２４】キャッシュメモリ３００は、プリフェッチ
制御装置２００からのプリフェッチリクエストよりもプ
ロセッサ１００からのアクセスリクエストを優先して処
理を行うようにする。
【００２５】なお、プロセッサ１００、キャッシュメモ
リ３００、主記憶４００については、特記しない限り通
常の技術と同様のものを使用する。
【００２６】図２を参照すると、プリフェッチ制御装置
２００は、アクセスリクエストに係るアドレスを保持す
るリクエストアドレスレジスタ２１０と、アクセスされ
たアドレスの履歴を保持するアドレスヒストリテーブル
２２０と、プリフェッチアドレスを生成する加算器２３
０と、アドレスヒストリテーブル２２０に保持されてい
るアドレスとリクエストアドレスレジスタ２１０に保持
されているアドレスとの間のアドレス差を生成する減算
器２４０と、減算器２４０のいずれかの出力を選択する
選択器２８０と、減算器２４０によるアドレス差に応じ
てアドレスヒストリテーブル２２０を更新するとともに
キャッシュメモリ３００に対してプリフェッチリクエス
トを発行するアドレス制御回路２９０とを含んでいる。
【００２７】信号線１０１によるアクセスリクエストの
内、アドレスの部分は以下の一連の処理が完了するまで
リクエストアドレスレジスタ２１０に保持される。アド
レスヒストリテーブル２２０は、過去にアクセスしたア
ドレスである「ヒストリアドレス」及びそのアドレスに
アクセスする前のアドレスとの「差分」を組にして保持
している。減算器２４０は、リクエストアドレス２１０
に保持されたアドレスからアドレスヒストリテーブル２
２０に保持されたアドレスを減算して「アドレス差」を
生成する。選択器２８０は減算器２４０からのアドレス
差をアドレス制御回路２９０の指示により選択する。加
算器２３０はリクエストアドレスレジスタ２１０に保持
されたアドレスと選択器２８０により選択されたアドレ
ス差とを加算してプリフェッチアドレスをとなるべきア
ドレスを生成する。
【００２８】図３を参照すると、プリフェッチ制御装置
２００のより詳細なブロック図において、ヒストリアド
レス２２１及び差分２２２は、図２におけるアドレスヒ
ストリテーブル２２０を構成する。また、アドレス範囲
レジスタ２６０と、比較器２９１と、比較器２９２と、
テーブル制御回路２９３とは、図２におけるアドレス制
御回路２９０を構成する。図３の実施の形態では、ヒス
トリアドレスの数を４つを例としているが、本発明にお
いてはヒストリアドレスの数は１つ以上の任意の数を選
択することができる。
【００２９】比較器２９１は、それぞれ対応する減算器
２４０の出力と差分２２２を比較して、一致しているか
否かを出力する。この比較器２９１は、一致比較器とも
いう。アドレス範囲レジスタ２６０は、検出すべきアド
レス差として許容できる範囲値が設定される。すなわ
ち、差分２２２として登録される値として許容できる範
囲の値が設定される。比較器２９２は、減算器２４０の
出力がアドレス範囲２６０に設定された範囲内に含まれ
るか否かを出力する。この比較器２９２は、範囲比較器
ともいう。テーブル制御回路２９３は、後述の動作によ
り、選択器２８０に制御信号を与えとともに、アドレス
ヒストリテーブル２２０の更新を行う。また、テーブル
制御回路２９３は、後述の基準により、加算器２３０か
らのアドレスについてプリフェッチリクエストを発行す
るか否かを制御する。
【００３０】図４を参照すると、本発明の実施の形態で
は、以下のようにしてプリフェッチアドレスとなるべき
アドレスを生成する。ヒストリアドレス２２１には予め
前回アクセスしたアドレス（例えば、”＄５０００”）
が保持されているとすると、減算器２４０はリクエスト
アドレスレジスタ２１０に保持されたアドレス（例え
ば、”＄５１００”）からヒストリアドレス２２１に保
持されたアドレスを減じてアドレス差（ここでは、”＄
０１００”）を生成する。選択器２８０によってこのア
ドレス差が選択されたとすると、加算器２３０は、この
アドレス差に対してリクエストアドレスレジスタ２１０
に保持されたアドレスを加えることによりアドレス（こ
こでは、”＄５２００”）を生成する。
【００３１】次に本発明のプリフェッチ制御回路の実施
の形態における動作について説明する。
【００３２】図３及び図５を参照すると、まず、アドレ
ス範囲レジスタ２６０には、検出すべきアドレス差とし
て許容できる範囲値が設定される（ステップＳ９０
１）。
【００３３】リクエストアドレスレジスタ２１０に新た
なアドレスが保持されると、減算器２４０の各々は、対
応するヒストリ２２１に保持されたアドレスからリクエ
ストアドレスレジスタ２１０に保持されたアドレスを減
算する（ステップＳ９０２）。
【００３４】減算器２４０の減算結果（アドレス差）に
ついて対応する差分２２２との一致が比較器２９１によ
り検出される（ステップＳ９０３）。一致するものがあ
れば、その一致したアドレス差が選択器２８０により選
択される。もし、複数の一致が検出された場合は、任意
の１つが選択される。この選択されたアドレス差は加算
器２３０に入力され、プリフェッチアドレスが生成され
る。テーブル制御回路２９３は、このプリフェッチアド
レスにより信号線２０１を介してプリフェッチリクエス
トを発行する（ステップＳ９０４）。テーブル制御回路
２９３は、プリフェッチリクエストを発行した後、アド
レスヒストリテーブル２２０の内の選択器２８０により
選択した組に対して、リクエストアドレス２１０に保持
されているアドレスを保持させる（ステップＳ９０
５）。
【００３５】また、ステップＳ９０３において、一致す
るものを検出しなかった場合、減算器２４０によるアド
レス差の各々がアドレス範囲レジスタ２６０に設定され
たアドレス範囲に含まれているか否かが比較器２９２に
より判断される（ステップＳ９０６）。このステップＳ
９０６においてアドレス範囲内に含まれていると判断さ
れた場合は、一定のアドレス差のアクセスが順に続かな
かったことを意味するため、プリフェッチリクエストは
発行しない。この場合、アドレス範囲内に含まれている
と比較器２９２が検出した組のアドレス差を選択器２８
０で選択し、その組のヒストリアドレス２２１をリクエ
ストアドレスレジスタ２１０で更新するとともに、その
組の差分２２２を選択器２８０で選択されたアドレス差
で更新する（ステップＳ９０７）。
【００３６】ステップＳ９０６においてアドレス範囲外
であると判断された場合は、単発的なアクセスか、現在
までの履歴にはない新たな領域へのアクセスであること
を意味しているので、プリフェッチリクエストは発行し
ない。この場合、テーブル制御回路２９３はアドレスヒ
ストリテーブル２２０の中のある組を使用してリクエス
トアドレスレジスタ２１０の値を新たに登録するととも
に、対応する差分２２２をゼロクリアする（ステップＳ
９０８）。ここで何れの組を使用するかは任意の組でも
よく、また、最も古くから比較器２９１による一致が検
出されていない組を使用するようにしてもよい。差分２
２２をゼロクリアしたのは、次回ステップＳ９０６で範
囲内とされないためであり、ゼロでなくともよく、アド
レス範囲レジスタ２６０に設定された範囲外の値であれ
ばよい。
【００３７】ステップＳ９０５、Ｓ９０７、または、Ｓ
９０８の処理の後は再びステップＳ９０２の処理に戻
り、次にリクエストアドレスレジスタ２１０にアドレス
が保持されるとアドレス差の計算を行う。
【００３８】次に、本発明の実施の形態による処理の具
体例について説明する。
【００３９】図６（ａ）を参照すると、初期状態とし
て、ヒストリアドレス２２１に”５０００”、差分２２
２に”９００”、アドレス範囲２６０に”２０〜５０
０”が保持されているものとする。この状態で、リクエ
ストアドレスレジスタ２１０に”３０００”が保持され
ると、比較器２９１の出力は”不一致”、比較器２９２
の出力は”範囲外”となる。従って、この場合、リクエ
ストアドレス２１０のアドレスがヒストリアドレス２２
１に登録されるとともに差分２２２がゼロクリアされる
（図５のステップＳ９０８）。
【００４０】図６（ｂ）を参照すると、次にリクエスト
アドレスレジスタ２１０に”３１００”が保持される
と、比較器２９１の出力は”不一致”、比較器２９２の
出力は”範囲内”となる。従って、この場合、リクエス
トアドレス２１０のアドレス”３１００”によってヒス
トリアドレス２２１が更新されるとともに差分２２２に
はアドレス差”１００”が設定される（図５のステップ
Ｓ９０７）。
【００４１】図６（ｃ）を参照すると、次にリクエスト
アドレスレジスタ２１０に”３２００”が保持される
と、比較器２９１の出力は”一致”、比較器２９２の出
力は”範囲内”となる。従って、この場合、加算器２１
０の出力するアドレス”３３００”によりプリフェッチ
リクエストが発行されるとともに、リクエストアドレス
２１０のアドレス”３２００”によってヒストリアドレ
ス２２１が更新される（図５のステップＳ９０４及びＳ
９０５）。これにより、以降はリクエストアドレスが定
値”１００”ずつ増加していく限り、それに先行してプ
リフェッチリクエストを発行することができる。
【００４２】なお、上述の実施の形態ではキャッシュメ
モリ３００はコピーバック方式をとるものとして説明し
たが、ライトスルーでも実施可能である。その場合は、
プロセッサ１００からのライトアクセスに対してはプリ
フェッチすることに意味が無いため、プリフェッチ制御
装置２００ではプロセッサ１００からのリードアクセス
のみをアクセスリクエストとして処理すればよい。
【００４３】このように、上述の実施の形態では、ター
ゲットヒストリ２２１に保持されたアドレスとリクエス
トアドレスレジスタ２１０に保持されたアドレスとの差
を計算して、そのアドレス差が差分２２２に一致する限
りはプリフェッチリクエストを発行できる。また、差分
２２２の値が消失されてしまった場合でも、連続するア
ドレスがアドレス範囲レジスタ２６０に設置された範囲
内にあれば、差分２２２の値が設定し直されるため、以
降のプリフェッチリクエストが可能となる。
【００４４】次に、本発明の他の実施の形態について説
明する。
【００４５】本発明の他の実施の形態は、その基本的構
成は上述の実施の形態と同様であるが、キャッシュメモ
リ３００が改良されている。
【００４６】図７を参照すると、他の実施の形態におけ
るキャッシュメモリ３００は、キャッシュコア３２０へ
のアクセス待ちリクエストを管理する入力待ちキュー３
２１と、キャッシュメモリコア３２０からバスアクセス
制御回路３３０へのアクセス待ちリクエストを管理する
出力待ちキュー３３１と、これら入力待ちキュー３２１
及び出力待ちキュー３３１における待ち状態を信号線３
２２及び３３２により監視してプリフェッチリクエスト
のキャンセル処理を行うキャンセラー３１０を含んでい
る。ここで、キャッシュメモリコア３２０は、アドレス
アレイやデータアレイ等、キャッシュメモリとして機能
するための主要部分を指す。また、バスアクセス制御回
路３３０は、キャッシュメモリコア３２０から出力され
たデータをシステムバス５００に送出するための制御を
行う。
【００４７】図８を参照すると、キャンセラー３１０
は、入力待ちキュー３２１における待ちリクエスト数を
保持する入力待ち数レジスタ３１２と、出力待ちキュー
３３１における待ちリクエスト数を保持する出力待ち数
レジスタ３１３と、入力待ちリクエスト数として許容で
きる上限値を保持する入力待ち数上限値レジスタ３１４
と、出力待ちリクエスト数として許容できる上限値を保
持する出力待ち数上限値レジスタ３１５とを含む。ま
た、キャンセラー３１０は、入力待ち数レジスタ３１２
の値が入力待ち数上限値レジスタ３１４の値よりも大き
いことを検出する比較器３１６と、出力待ち数レジスタ
３１３の値が出力待ち数上限値レジスタ３１５の値より
も大きいことを検出する比較器３１７と、比較器３１６
及び３１７の何れかが検出信号を出力した場合にプリフ
ェッチ停止制御信号を発生する論理和回路３１８と、プ
リフェッチ停止制御信号に従ってプリフェッチリクエス
ト２０１を通すか否かを制御するスイッチ３１９を含
む。
【００４８】入力待ち数上限値レジスタ３１４及び出力
待ち数上限値レジスタ３１５には予め適切な上限値が設
定されるものとする。入力待ちキュー３２１における待
ちリクエスト数が入力待ち数上限値レジスタ３１４の値
を越えるか、または出力待ちキュー３３１における待ち
リクエスト数が出力待ち数上限値レジスタ３１５の値を
越えると、論理和回路３１８の出力がアサートされ、ス
イッチ３１９を開放状態にする。これにより、プリフェ
ッチリクエスト２０１はキャッシュメモリコア３２０に
送られなくなる。
【００４９】このように、上述の他の実施の形態では、
キャッシュメモリ３００やシステムバス５００の負荷が
高い場合にはプリフェッチリクエスト２０１がキャンセ
ルされるため、使用される可能性の低いデータのプリフ
ェッチを抑止し、全体としてのシステム性能を向上させ
ることができる。
【００５０】
【発明の効果】以上の説明で明らかなように、本発明に
よると、プロセッサのアクセスする一定アドレス間隔の
アクセスに対して、次にアクセスされるアドレスを予測
し、事前にメインメモリからキャッシュメモリにデータ
をプリフェッチしておけるため、プロセッサの実質的な
アクセス時間を短縮することができ、システム性能を向
上させることができる。一方、一定のアドレス間隔でア
クセスされない場合には不必要なプリフェッチを行わな
いため、小容量のキャッシュメモリを有効に活用するこ
とができ、システム性能を向上させることができる。
【図面の簡単な説明】
【図１】本発明のプリフェッチ制御装置の実施の形態が
適用される情報処理システムの構成を示すブロック図で
ある。
【図２】本発明のプリフェッチ制御装置の実施の形態の
概略を示す図である。
【図３】本発明のプリフェッチ制御装置の実施の形態の
構成を示すブロック図である。
【図４】本発明のプリフェッチ制御装置の実施の形態に
おけるアドレス予測の仕組みを説明するための図であ
る。
【図５】本発明のプリフェッチ制御装置の実施の形態の
動作を示すフローチャートである。
【図６】本発明のプリフェッチ制御装置の実施の形態の
動作を説明するための具体例である。
【図７】本発明の実施の形態におけるキャッシュメモリ
の変形例を示すブロック図である。
【図８】本発明の実施の形態の変形例におけるキャンセ
ラーの構成を示す図である。
【符号の説明】
１００ プロセッサ ２００ プリフェッチ制御装置 ２１０ リクエストアドレスレジスタ ２２０ アドレスヒストリテーブル ２２１ ターゲットアドレス ２２２ 差分 ２３０ 加算器 ２４０ 減算器 ２６０ アドレス範囲レジスタ ２８０ 選択器 ２９０ アドレス制御回路 ２９１ 比較器（一致検出器） ２９２ 比較器（範囲検出器） ２９３ テーブル制御回路 ３００ キャッシュメモリ ３１０ キャンセラー ３１２ 入力待ち数レジスタ ３１３ 出力待ち数レジスタ ３１４ 入力待ち上限値 ３１５ 出力待ち上限値 ３１６，３１７ 比較器 ３１８ 論理和回路 ３１９ スイッチ ３２０ キャッシュメモリコア ３２１ 入力待ちキュー ３３０ バスアクセス制御回路 ３３１ 出力待ちキュー ４００ 主記憶 ５００ システムバス
フロントページの続き (56)参考文献 特開 平３−63852（ＪＰ，Ａ) 特開 平６−314241（ＪＰ，Ａ) 特開 平６−51982（ＪＰ，Ａ) 特開 平２−287828（ＪＰ，Ａ) 特開 平11−161489（ＪＰ，Ａ) 特開 平８−161226（ＪＰ，Ａ) 特開 平７−64862（ＪＰ，Ａ) 特開 平６−342403（ＪＰ，Ａ) 特開 平５−181748（ＪＰ，Ａ) 特開 平２−133842（ＪＰ，Ａ) 特開 平７−210460（ＪＰ，Ａ) 特開 昭50−96143（ＪＰ，Ａ) 特開 平２−10450（ＪＰ，Ａ) 特表 平７−506921（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 - 12/12

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 プロセッサからキャッシュメモリへのリ
    クエストアドレスの履歴及びその過去のアドレスとの差
    分を保持するアドレスヒストリテーブルと、現リクエストに係るアドレス から前記アドレスヒストリ
    テーブルに保持された前記リクエストアドレスの履歴を
    減じて出力する減算器と、 この減算器の出力と前記現リクエストに係るアドレスと
    を加算して出力する加算器と、 前記減算器の出力が前記アドレスヒストリテーブルに保
    持された前記差分と等しい場合に前記加算器の出力をプ
    リフェッチアドレスとしてプリフェッチリクエストを発
    行するアドレス制御回路とを含み、前 記アドレス制御回路は、前記アドレスヒストリテーブ
    ルの前記差分として許容できる範囲値が設定されるアド
    レス範囲レジスタを含み、前記減算器の出力が前記アド
    レスヒストリテーブルに保持された前記差分と等しくな
    い場合に該減算器の出力が前記アドレス範囲レジスタに
    設定された範囲値内であれば前記現リクエストに係るア
    ドレスを前記アドレスヒストリテーブルの前記履歴に登
    録するとともに前記減算器の出力を前記アドレスヒスト
    リテーブルの前記差分に保持させることを特徴とするプ
    リフェッチ制御装置。
  2. 【請求項２】 前記アドレス制御回路は、前記減算器の
    出力が前記アドレス範囲レジスタに設定された範囲値内
    であるか否かを検出する範囲比較器を含み、この範囲比
    較器が範囲内であると検出した場合に前記減算器の出力
    を前記アドレスヒストリテーブルの前記差分に保持させ
    ることを特徴とする請求項１記載のプリフェッチ制御装
    置。
  3. 【請求項３】 前記アドレス制御回路は、前記範囲比較
    器が範囲外であると検出した場合に前記現リクエストに
    係るアドレスを前記アドレスヒストリテーブルの前記履
    歴に登録するとともに前記差分を前記アドレス範囲レジ
    スタの範囲外の値に設定することを特徴とする請求項２
    記載のプリフェッチ制御装置。
  4. 【請求項４】 プロセッサからキャッシュメモリへのリ
    クエストアドレスの履歴及びその過去のアドレスとの差
    分からなる組を少なくとも２組保持するアドレスヒスト
    リテーブルと、現リクエストに係るアドレス から前記アドレスヒストリ
    テーブルに保持された前記リクエストアドレスの履歴の
    各々をそれぞれ減じて出力する複数の減算器と、 これら複数の減算器の出力の何れかを選択して出力する
    選択器と、 この選択器によって選択された出力と前記現リクエスト
    に係るアドレスとを加算して出力する加算器と、 前記複数の減算器の出力であって前記アドレスヒストリ
    テーブルに保持された対応する前記差分と等しいものが
    存在する場合には当該減算器の出力を選択するよう前記
    選択器を制御するとともに前記加算器の出力をプリフェ
    ッチアドレスとしてプリフェッチリクエストを発行する
    アドレス制御回路とを含み、 前記アドレス制御回路は、前記アドレスヒストリテーブ
    ルの前記差分として許容できる範囲値が設定されるアド
    レス範囲レジスタを含み、前記複数の減算器の出力がい
    ずれも前記アドレスヒストリテーブルに保持された対応
    する前記差分と等しくない場合に、該複数の減算器のう
    ちその出力が前記アドレス範囲レジスタに設定された範
    囲値内である減算器の出力を前記アドレスヒストリテー
    ブルの対応する前記差分に保持させるとともに、前記現
    リクエストに係るアドレスを前記アドレスヒストリテー
    ブルの対応する前記履歴に登録することを特徴とするプ
    リフェッチ制御装置。
  5. 【請求項５】 前記アドレス制御回路は、前記複数の減
    算器の各々の出力が前記アドレス範囲レジスタに設定さ
    れた範囲値内であるか否かを検出する複数の範囲比較器
    を含み、これら範囲比較器のいずれかが範囲内であると
    検出した場合に前記減算器の出力を前記アドレスヒスト
    リテーブルの対応する前記差分に保持させることを特徴
    とする請求項４記載のプリフェッチ制御装置。
  6. 【請求項６】 前記アドレス制御回路は、前記複数の範
    囲比較器がいずれも範囲外であると検出した場合に前記
    現リクエストに係るアドレスを前記アドレスヒストリテ
    ーブルの何れかの前記履歴に登録するとともに対応する
    前記差分を前記アドレス範囲レジスタの範囲外の値に設
    定することを特徴とする請求項５記載のプリフェッチ制
    御装置。
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