KR910003499A - 메인 메모리와 캐시 메모리내에 기억된 데이타의 불일치를 방지하는 데이타 처리 장치 - Google Patents

메인 메모리와 캐시 메모리내에 기억된 데이타의 불일치를 방지하는 데이타 처리 장치 Download PDF

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Abstract

내용 없음.

Description

메인 메모리와 캐시 메모리내에 기억된 데이타의 불일치를 방지하는 데이타 처리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 어드레스 모니터링 장치를 응용하기 위한 컴퓨터 시스템의 일예를 나타내는 개통도,
제2도는 관련 기술에 의한 어드레스 모니터링 장치의 일예를 나타내는 회로도,
제3도는 블록 전송 프로세스를 나타내는 타임 차트.

Claims (28)

  1. 외부장치(MPU2, DMAC)에 의해 메인메모리(M)로의 기입 프로세스를 탐지하여, 캐시 메모리내에 기억된 데이타에 해당하는 어드레스가 상기 기입 프로세스에서 기입되면, 상기 검출된 기입 어드레스에 해당하는 상기 캐시 메모리내에 기억된 어드레스를 무효화하기 위한 어드레스 모니터링 장치에서, 상기 외부장치(MPU2, DMAC)에 의해 상기 메인 메모리(M)내로 기입된 데이타의 어드레스를 상기 캐시 메모리내에 기억된 데이타의 어드레스와 비교하는 비교수단(2)과, 상기 메인 메모리(M)내로 기입된 데이타의 어드레스와 비교하도록 상기 캐시 메모리내에 기억된 데이타의 어드레스내에서 하나 이상의 특정 비트를 특정하는 마스킹수단(3)과, 상기 어드레스 비교수단(2)내의 결과가 일치할때 상기 캐시메모리내에 기억된 데이타를 무효화하는 무효화수단(1)을 포함하는 것이 특징인 메인메모리와 캐시 메모리내에 기억된 데이타의 불일치를 방지하기 위한 데이타 처리장치.
  2. 제1항에서, 상기 특정 비트들 중에서, 마스킹하기 위한 비트수를 결정하기 위한 마스크 비트 결정수단(4)을 더 포함하는 것이 특징인 메인 메모리와 캐시메모리내에 기억된 데이타의 불일치를 방지하기 위한 데이타 처리장치.
  3. 제2항에서, 상기 마스크 비트 결정수단(4)은 복수의 논리 게이트 회로를 포함하며, 상기 특정 비트중에서 마스킹하기 위한 비트수가 상기 논리 게이트 회로에 공급된 마스킹 제어신호(BSO, BS1)에 의해 캐시메모리내에 기억된 데이타의 불일치를 방지하기 위한 데이타 처리장치.
  4. 제2항에서, 상기 마스크 비트 결정수단(4)은 마스킹 어드레스 제어 레지스터(6)를 포함하며, 상기 특정 비트중에서, 마스킹을 위한 비트수는 상기 마스킹 어드레스 제어 레지스터(6)내에 기억된 데이타에 의해 결정되는 것이 특징인 메인 메모리와 캐시 메모리내에 기억된 데이타의 불일치를 방지하기 위한 데이타 처리장치.
  5. 제2항에서, 상기 마스크 비트 결정수단(4)은 상기 메인 메모리(M)내로 기입된 상기 데이타의 데이타 길이에 따라 상기 특정 비트중에서 마스킹을 위한 비트수를 결정하는 것이 특징인 메인 메모리와 캐시 메모리 내에 기억된 데이타의 불일치를 방지하기 위한 데이타 처리장치.
  6. 제5항에서, 상기 데이타는 블록 전송프로세스를 사용하여 상기 메인 메모리(M)으로 기입되는 것이 특징인 메인 메모리와 캐시 메모리내에 기억되는 데이타의 불일치를 방지하기 위한 데이타 처리장치.
  7. 제1항에서, 상기 비교수단(2)과 상기 마스킹 수단(3)은 복수의 논리게이트 회로를 포함하는 것이 특징인 메인 메모리와 캐시 메모리내에 기억되는 데이타의 불일치를 방지하기 위한 데이타 처리장치.
  8. 제1항에서, 상기 무효화수단(1)은 무효 비트부(V)를 포함하는 태그 메모리(1)로 구성된 것이 특징인 메인 메모리와 캐시 메모리내에 기억되는 데이타의 불일치를 방지하기 위한 데이타 처리장치.
  9. 버스를 통해 메인 메모리(M)와 외부장치(MPU2, DMAC)로 데이타를 전송하는 버스 제어 유니트(81)와, 캐시 메모리(821)를 포함하는 메모리 제어 유니트(82)와, 명령의 인출 및 해독을 제어하는 명령 제어 유니트(83)와, 상기 명령을 실행하는 명령 실행유니트(84)와, 상기 외부장치(MPU2, DMAC)에 의해 상기 메인 메모리(M)내로 기입된 데이타의 어드레스를 상기 캐시 메모리내에 기억된 데이타의 어드레스와 비교하는 비교수단(2)과, 상기 메인 메모리(M)내로 기입된 데이타의 어드레스와 비교하도록 상기 캐시 메모리내에 기억된 데이타의 어드레스내에서 하나 이상의 특정 비트를 특정하는 마스킹 수단(3)과, 상기 어드레스 비교수단(2)내의 결과가 일치할 때 상기 캐시 메모리내에 기억된 데이타를 무효화하는 무효화수단(1)을 포함하는 것이 특징인 메인 메모리와 캐시 메모리내에 기억된 데이타의 불일치를 방지하기 위한 데이타 처리장치.
  10. 제9항에서, 상기 특정 비트들 중에서, 마스킹하기 위한 비트수를 결정하기 위한 마스크 비트 결정수단(4)을 더 포함하는 것이 특징인 메인 메모리와 캐시 메모리 내에 기억된 데이타의 불일치를 방지하기 위한 데이타 처리장치.
  11. 제10항에서, 상기 마스크 비트 결정수단(4)은 복수의 논리 게이트 회로를 포함하며, 상기 특정 비트중에서 마스킹하기 위한 비트수가 상기 논리 게이트 회로에 공급된 마스킹 제어신호(BS0, BS1)에 의해 결정되는 것이 특징인 메인 메모리와 캐시메모리내에 기억된 데이타의 불일치를 방지하기 위한 데이타 처리장치.
  12. 제10항에서, 상기 마스크 비트 결정수단(4)은 마스킹 어드레스 제어 레지스터(6)를 포함하며, 상기 특정 비트중에서, 마스킹을 위한 비트수는 상기 마스킹 어드레스 제어 레지스터(6)내에 기억된 데이타에 의해 결정되는 것이 특징인 메인 메모리와 캐시 메모리내에 기억된 데이타의 불일치를 방지하기 위한 데이타 처리장치.
  13. 제10항에서, 상기 마스크 비트 결정수단(4)은 상기 메인 메모리(M)내로 기입된 상기 데이타의 데이타 길이에 따라 상기 특정 비트중에서 마스킹을 위한 비트수를 결정하는 것이 특징인 메인 메모리와 캐시 메모리 내에 기억된 데이타의 불일치를 방지하기 위한 데이타 처리장치.
  14. 제13항에서, 상기 데이타는 불록 전송 프로세스를 사용하여 상기 메인 메모리(M)으로 기입되는 것이 특징인 메인 메모리와 캐시 메모리내에 기억되는 데이타의 불일치를 방지하기 위한 데이타 처리장치.
  15. 제9항에서, 상기 비교수단(2)과 상기 마스킹 수단(3)은 복수의 논리게이트 회로를 포함하는 것이 특징인 메인메모리와 캐시 메모리내에 기억되는 데이타의 불일치를 방지하기 위한 데이타 처리장치.
  16. 제9항에서, 상기 무효화수단(1)은 무효 비트부(V)를 포함하는 태그 메모리(1)로 구성되는 것이 특징인 메인 메모리와 캐시 메모리내에 기억되는 데이타의 불일치를 방지하기 위한 데이타 처리장치.
  17. 제9항에서, 상기 메인 메모리(M)내로 데이타를 기입하는 상기 외부장치(MPU 2, DMAC)는 또 다른 데이타 처리장치(MPU2) 또는 직접 메모리 억세스 제어기(DMAC)이며 시스템 버스(SB)를 통해 상기 데이타 처리장치(MPU 1)과 상기 메인 메모리(M)에 접속되는 것이 특징인 메인 메모리와 캐시 메모리내에 기억된 데이타의 불일치를 방지하기 위한 데이타 처리장치.
  18. 데이타 처리장치(MPU 1)와, 외부장치(MPU 2, DMAC)와, 메인 메모리(M) 그리고 상기 데이타 처리장치(MPU 1), 상기 외부장치(MPU 2, DMAC) 및 상기 메인 메모리(M)을 접속시키기 위한 시스템버스(SB)를 갖는 데이타 처리 시스템에서, 상기 데이타 처리장치 메인메모리(M)와 외부장치(MPU 2, DMAC)로 데이타를 전송하는 버스 제어 유니트(81)와, 캐시 메모리(821)를 포함하는 메모리 제어 유니트(82)와, 명령의 인출 및 해독을 제어하는 명령 제어 유니트(83)와, 상기 명령을 실행하는 명령 실행유니트(84)와, 상기 외부장치(MPU2, DMAC)에 의해 상기 메인 메모리(M)내로 기입된 데이타의 어드레스를 상기 캐시 메모리내에 기억된 데이타의 어드레스와 비교하는 비교수단(2)과, 상기 메인 메모리(M)내로 기입된 데이타의 어드레스와 비교하도록 상기 캐시 메모리내에, 기억된 데이타의 어드레스내에서 하나 이상의 특정 비트를 특정하는 마스킹 수단(3)과, 상기 어드레스 비교수단(2) 내의 결과가 일치할때 상기 캐시 메모리 내에 기억된 데이타를 무효화하는 무효화수단(1)을 포함하는 것이 특징인 메인 메모리와 캐시 메모리내에 기억된 데이타의 불일치를 방지하기 위한 데이타 처리장치.
  19. 제18항에서, 상기 특정 비트들 중에서, 마스킹하기 위한 비트수를 결정하기 위한 마스크 비트 결정수단(4)을 더 포함하는 것이 특징인 메인 메모리와 캐시 메모리 내에 기억된 데이타의 불일치를 방지하기 위한 데이타 처리장치.
  20. 내장 캐시 메모리(821)와, 명령을 실행하여 상기 내장 캐시 메모리(821) 또는 메인 메모리(M)를 억세스하기 위한 기입 어드레스를 출력시키는 명령실행수단(84)과, 그리고 상기 외부장치(MPU2, DMAC)에 의해 상기 메인 메모리(M)내로 기입된 데이타의 어드레스를 상기 캐시 메모리내에 기억된 데이타의 어드레스와 비교하는 비교수단(2)과, 상기 메인 메모리(M) 내로 기입된 데이타의 어드레스와 비교하도록 상기 캐시 메모리내에 기억된 데이타의 어드레스내에서 하나 이상의 특정 비트를 특정하는 마스킹 수단(3)과, 상기 어드레스 비교수단(2)내의 결과가 일치할때 상기 캐시메모리내에 기억된 데이타를 무효화하는 무효화수단(1)으로 구성되는 어드레스 모니터링 장치를 포함하며, 또한 하나의 반도체 몸체내에 형성되는 것이 특징인 모놀리딕 마이크로 프로세서.
  21. 제20항에서, 상기 특정 비트들 중에서, 마스킹하기 위한 비트수를 결정하기 위한 마스크 비트 결정수단(4)을 더 포함하는 것이 특징인 모놀리딕 마이크로 프로세서.
  22. 제21항에서, 상기 마스크 비트 결정수단(4)은 복수의 논리 게이트 회로를 포함하며, 상기 특정 비트중에서 마스킹하기 위한 비트수가 상기 논리 게이트 회로에 공급된 마스킹 제어신호(BS0, BS1)에 의해 결정되는 것이 특징인 모놀리딕 마이크로 프로세서.
  23. 제21항에서, 상기 마스크 비트 결정수단(4)은 마스킹 어드레스 제어 레지스터(6)를 포함하며, 상기 특정 비트중에서, 마스킹을 위한 비트수는 상기 마스킹 어드레스 제어 레지스터(5)내에 기억된 데이타에 의해 결정되는 것이 특징인 모놀리딕 마이크로 프로세서.
  24. 제21항에서, 상기 마스크 비트 결정수단(4)은 상기 메인 메모리(M)내로 기입된 상기 데이타의 데이타 길이에 따라 상기 특정 비트중에서 마스킹을 위한 비트수를 결정하는 것이 특징인 모놀리딕 마이크로 프로세서.
  25. 제24항에서, 상기 데이타는 블록 전송 프로세스를 사용하여 상기 메인 메모리(M)으로 기입되는 것이 특징인 모놀리딕 마이크로 프로세서.
  26. 제24항에서, 상기 비교수단(2)과 상기 마스킹 수단(3)은 복수의 논리게이트 회로를 포함하는 것이 특징인 모놀리딕 마이크로 프로세서.
  27. 제20항에서, 상기 무효화수단(1)은 무효비트부(V)를 포함하는 태그 메모리(1)로 구성된 것이 특징인 모놀리딕 마이크로 프로세서.
  28. 제20항에서, 상기 메인 메모리(M)내로 데이타를 기입하는 상기 외부장치(MOU 2, DMAC)는 또 다른 데이타 처리장치(MPU 2) 또는 직접 메모리 억세스 제어기(DMAC)이며 시스템 버스(SB)를 통해 상기 데이타 처리장치(MPU 1)과 상기 메인 메모리(M)에 접속되는 것이 특징인 모놀리딕 마이크로 프로세서.
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