JPS5830320Y2

JPS5830320Y2 - 多重仮想空間処理デ−タ処理装置

Info

Publication number: JPS5830320Y2
Application number: JP1981169074U
Authority: JP
Inventors: 浩一井上; 龍男浦川; 和之清水; 亘野々垣
Original assignee: 富士通株式会社
Priority date: 1981-11-12
Filing date: 1981-11-12
Publication date: 1983-07-04
Also published as: JPS5795642U

Description

【考案の詳細な説明】本考案は、多重仮想空間処理データ処理装置、特に多重
仮想空間に対応して論理アドレスと実アドレスとの対応
ずけを行なうと共に一旦対応ずけが行なわれた結果を対
照表上に格納しておくデータ処理装置において、各仮想
空間に対して共通な共通領域を指示する共通領域指示記
憶手段をもうけておき、該共通領域に当る論理アドレス
と実アドレスとの対応結果を上記対照表上に格納するに
当って仮想空間の相違に拘らず共通に登録せしめるよう
にし、対照表の利用効率を向上せしめるようにした多重
仮想空間処理データ処理装置に関するものである。

最近のデータ処理装置においては、いわゆる仮想記憶方
式を採用することが一般的になっている。

そして該仮想記憶方式においても、ただ１個のアドレス
空間で構成されている単一仮想記憶方式から、複数個の
アドレス空間で構成されている多重仮想記憶方式へと移
行する傾向にある。

多重仮想記憶方式では、１つの仮想空間内に１つのジョ
ブのみしか存在せず、同時に動作するジョブの数（ジョ
ブの多重度）に応じてその数だけの仮想空間が用意され
る。

このような仮想空間を使用する方式は、１つの空間内に
は唯１個のジョブのみが割当てられており他のジョブの
動作状況による影響を受けないという長所をもっている
。

また空間の多重度を向上するに当っても、ハードウェア
のアーキテクチャからくる制限を受けない利点をもって
いる。

この場合、各ジョブに共通な領域、即ち制御プログラム
、制御プログラムで使用される制御テーブルその他共通
サブルーチンなどの為の領域は各仮想空間毎におくよう
にされる。

このような領域を共通領域と称する。

上記の如き多重仮想記憶方式の場合でも、単一の仮想空
間の場合と同様に、仮想空間のアドレスと主記憶装置上
の実アドレスとの対応ずけを行なう処理が各仮想空間毎
に行なわれる。

モして該対応ずけの結果は例えばトランスレーション・
ルックアサイド・バッファ（ＴＬＢ）と呼ばれる高速記
憶装置即ち対照表上に格納され、処理を進めるに当って
は該対照表を索引して論理アドレスと実アドレスとの対
応を行なうようにされる。

しかし、上述の如く各仮想空間毎に用意される共通領域
内では、仮想空間が異なっても、論理アドレスと実アド
レスとの対応は常に一定となる。

このため当該領域についても仮想空間が異なる毎に上記
対照表ＴＬＢ上に異なった対応を格納せしめようとする
と、対照表ＴＬＢの利用効率が低下することになる。

また多重仮想空間処理データ処理装置においてハ、オヘ
レーショナル・システムに応じてシステム領域の大きさ
が異なる場合があり、かつまたシステム領域ではないが
各仮想空間に共通な領域をもうけることが好ましい場合
があり、上述の「共通領域」としてデータ処理装置毎に
任意に設定できることか望まれる。

本考案は上記の点を解決することを目的としており、本
考案の多重仮想空間処理データ処理装置は複数の仮想記
憶空間の各仮想記憶空間ごとに論理アドレスを実アドレ
スに変換する変換機構と、現在処理中の仮想記憶空間の
アイデンティファイ情報を表示する手段と、上記変換機
構にて変換された結果である実アドレスに上記表示手段
で表示されているアイデンティファイ情報を付して格納
するメモリとを備え、データ処理に際して上記表示手段
で表示されているアイデンティファイ情報と同一のアイ
デンティファイ情報が付されていることを条件に、該メ
モリに所望の実アドレスが格納されていればその実アド
レスを用いてデータ処理し、格納されていなければ上記
変換機構により実アドレスを求めてデータ処理するデー
タ処理装置において、各仮想記憶空間に同−論理アドレ
スが同−実アドレスに変換される共通領域がある場合、
上記共通領域の範囲を示す共通領域表示手段と、実アド
レスに変換される論理アドレスが共通領域表示手段で示
される範囲にあるか否かを知るための比較回路と、該比
較回路の比較結果によって上記アイデンティファイ情報
表示手段の出力を予じめ定めた特定の値に変更する手段
とを設けると共に、上記共通領域表示手段の内容がプロ
グラムによって書替え可能に構成され、上記メモリへ実
アドレスを格納するに際して、該実アドレスに対応する
論理アドレスが共通領域のアドレスと指示された場合に
は、実アドレスと共に上記変更手段で変更された上記特
定の値をアイデンティファイ情報として付加して格納し
、該実アドレスに対応する論理アドレスか共通領域以外
のアドレスと指示された場合には、実アドレスと共に上
記アイデンティファイ情報を変更せずにそのまま付して
格納するようにしたことを特徴としている。

以下図面を参照しつつ説明する。

第１図および第２図は多重仮想空間に対処する処理を行
なうデータ処理装置における多重仮想記憶の構造を概念
的に説明する説明図、第３図は本考案において用意され
る共通領域指示記憶手段（コモン・バーチュアル・レジ
スタＣＶＲ）の一実施例構成、第４図人ないしＨは上記
共通領域記憶手段ＣＶＲによって指示された内容と仮想
空間上の共通領域の存在範囲を対応せしめた説明図、第
５図は本考案の一実施例構成を示す。

第１図および第２図において、１−０ないし１ｎは夫々
仮想空間、２−ロないし’ｌ −ｎは夫々セグメント・
テーブル、３−００．３−１０、・・・・・・、３ｉ０
．３−１１、・・・・・・、３−ｎｌ・・・・・・、４
−０．４ｉ、・・・・・・、５−０．５−１、・・・・
・・は夫々ページ・テーブルを表わしている。

即ち第１図に示す如く各ジョブに対応した複数個の仮想
空間１０ないしｉ−ｎが割当てられる。

その数は、主としてオペレーティング・システムによっ
て制限され、現在では１５００個程度の多重空間を扱う
ことが可能となっている。

各仮想空間１−ロないし１−ｎは、２つの共通領域であ
る領域Ａ（第１図に示すシステム領域は共通領域である
）と領域Ｂ１個別ユーザ領域と呼ばれる領域Ｃとをそな
えており、上記領域ＡとＢとは各仮想空間１−０ないし
１−ｎに対して共通に用意される。

各仮想空間毎に当該仮想空間のアドレスと主記憶装置上
の実空間のアドレスとの関係を対応ずけるためには、第
２図に示す如くセグメント・テーブル２−ロないし’ｌ
−ｎとページ・テーブル３−００．３−０１、・・・
・・・、３−１０、３−１１、・・・・・・、３−ｎ
Ｏ、３−ｎ１、・・・・・・、４−０．４−１、・
・・・・・、ｓ−ｏ、ｓ−ｉ、・・・・・・とが用意
される。

各セグメント・テーブル２−０ないし２−ｎは夫々１つ
１つの仮想空間１−ロないし１−ｎに対応している。

そして複数個の仮想空間の中で１つの仮想空間を指定し
たり識別するには、セグメント・テーブルの先頭アドレ
スを指定するようにされる。

該先頭アドレスを指定するためには例えばセグメント・
ベース・レジスタ（ＳＢＲ）と呼ばれるレジスタが利用
される。

ある１つの仮想空間に対応して、論理アドレスから実ア
ドレスを求める処理は次の如く行なわれると考えてよい
。

即ち、上記１つの仮想空間例えば１−１に対応するセグ
メント・ベース・レジスタＳＢＨの内容と与えられた論
理アドレスの１部ビットとにもとすいて、第２図図示の
セグメント・テーブル２−１上の１つの番地がアクセス
される。

そして該セグメント・テーブル２−１の当該番地の内容
と上記論理アドレスの１部ビットとにもとづいて１つの
ページ・テーブル例えば３−１１上の１つの番地がアク
セスされる。

そして該ページ・テーブル３−１１の当該番地の内容と
上記論理アドレスの１部ビットとにもとづいて実アドレ
スが決定される。

該決定された論理アドレスと実アドレスとの対応結果は
、上述の対照表ＴＬＢ上に格納される。

そして以後の処理においては、先ず該対照表ＴＬＢを索
引して論理アドレスと実アドレスとの対応を調べて実ア
ドレスを決定してゆくようにされる。

勿論、該対照表ＴＬＢ上に上記論理アドレスと実アドレ
スとの対応が格納されていなかった場合には、改めて上
記セグメント・テーブル２やページ・テーブル３，４，
５などを用いて実アドレスを決定し、その結果を対照表
ＴＬＢ上に格納する。

このとき対照表ＴＬＢの記憶容量に制限があるため、例
えば当該時点で最も最近使用されなかった１つの対応結
果を対照表ＴＬＢ上から追出し、新しい対応結果を格納
するようにされる。

データ処理装置においては上記の如く論理アドレスと実
アドレスとの対応すけ処理を行うが、第２図を参照する
と判る如く、各仮想空間１−ロないし１−ｎ上に存在す
る共通領域ＡおよびＢについては、仮想空間１したがっ
てセグメント・テーブル２が異なっても共通のページ・
テーブル４や５を利用して実アドレスを求めることにな
る。

即ち、仮想空間が異なっても、当該領域ＡおよびＢにつ
いては論理アドレスが同じであれは同じ実アドレスに対
応している。

このため、上記共通領域ＡおよびＢについての論理アド
レスと実アドレスとの対応結果を対照表ＴＬＢ上に格納
するに当って、格納空間が異なる毎に別々に対照表ＴＬ
Ｂ上に格納すると大きい無駄を生ずる。

即ち、仮想空間が異なっても同−実アドレスが抽出され
ることになる論理アドレスと実アドレスとの対応結果を
対照表ＴＬＢ上に別々に登録すると、以後の処理におい
て必要となるかも知れない他の対応結果が対照表ＴＬＢ
上から追出されることになり、対照表ＴＬＢの利用効率
が大幅に低下する。

このため、本考案の場合、第３図に示す如き共通領域指
示記憶手段６を用意し、仮想空間１上で共通領域Ａおよ
びＢがどの範囲に位置しているかを指示せしめておくよ
うにする。

第３図中のＨＢＡはハイ・パウンド・アドレスであって
いわば第１図図示の領域Ａに相当する領域を指示する。

そして第４図を参照すると判る如く、上記フィールドＨ
ＢＡの内容で指定されたアドレスから仮想空間の最大論
理アドレス（例えは１６ＭＢ）までの領域が共通領域で
あることを指示する。

またＨＶはハイ・バウンド・アドレス有効指示ビットで
あって、該ＨＶが論理「１」のときフィールドＨＢＡで
指示されているアドレスが有効であることを指示する。

同様に第３図中のＬＢＡはロウ・バウンド・アドレスで
あっていわば第１図図示の領域Ｂに相当する領域を指示
する。

そして第４図を参照すると判る如く、仮想空間の「０」
アドレスから上記フィールドＬＢＡの内容で指定された
アドレスまでの領域が共通領域であることを指示する。

またＬＶはロウ・バウンド・アドレス有効指示ビットで
あって、該ＬＶが論理「１」のときフィールドＬＢＡで
指示されているアドレスが有効であることを指示する。

仮想空間上で共通領域ＡおよびＢがどの範囲を占めるか
は、装置によって異なり、第４図人ないしＨで示す如き
各種の形態が存在する。

これらの各形態に対応して、上記共通領域指示記憶手段
６に情報ＨＶ、ＨＢＡ、ＬＶ、ＬＢＡをセットするには
、例えば本考案において用意されるロード・コモン・バ
ーチュアル・レジスタ命令（ＬＣＶＲ命令）を実行する
ことによって行なわれる。

第５図は上記共通領域指示記憶手段６にセットされた内
容にもとすいて、共通領域ＡおよびＢに対応する論理ア
ドレスと実アドレスとの対応結果を、仮想空間が異なっ
ても共通に格納しておくようにした本考案の一実施例構
成を示している。

図中の符号６は共通領域記憶手段ＣＶＲ，７は対照表Ｔ
ＬＢ、８はデコーダであって対照表７の所定番地に対し
てアクセスをかけるもの、９は論理アドレス・レジスタ
であって例えば中央処理装置が処理を実行するに当って
実アドレスＲＡに変換されるべき論理アドレスＥＡがセ
ットされるもの、１０は実アドレス・レジスタであって
対照表７上に論理アドレス・実アドレス対応結果を書込
む際に登録される実アドレスＲＡかセットされるもの、
１１は仮想空間アイデンティファイ情報レジスタであっ
て対照表ＴＬＢＺ上に対、応結果を登録する際または対
照表ＴＬＢ７から対応結果を読出す際に当該対応結果が
どの仮想空間に対応するものであるかを表わすアイデン
ティファイ情弗ＩＤがセットされるもの、１２は論理ア
ドレス保持レジスタであって対照表ＴＬＢ７を読出す際
にレジスタ９の内容の１部を一時保持するもの、１３は
第１の一致検出回路であって対照表ＴＬＢ７から読出さ
れた論理アドレスもＡの一部ビットと保持レジスタ１２
の内容との一致を調べるもの、１４は第２の一致検出回
路であって対照表ＴＬＢ７から読出されたアイデンティ
ファイ情報ＩＤと該読出し時においてレジスタ１１にセ
ットされたアイデンティファイ情報との一致を調べるも
の、■は有効指示ビットであって論理「１」であるとき
対照表７上に登録されている論理アドレス・実アドレス
対応結果が有効であることを指示するもの、１５はアン
ド回路であって該アンド回路が論理「１」を出力すると
き論理アドレス・レジスタ９上にセットされた論理アド
レスＥＡに対応する実アドレスＲＡが対照表ＴＬＢ７上
に存在する（ＴＬＢＨＩＴ）ことを表わすもの、１６は
本考案によってもうけられる比較回路であって論理アド
レス・レジスタ９にセットされた論理アドレスＥＡが共
通領域記憶手段ＣＶＲＱ上にセットされた共通領域Ａお
よびＢ内のアドレスに対応しているか否か調べるもの、
１７はアイデンティファイ情報モディファイ回路であっ
て比較回路１６が論理１１ｊにあるときレジスタ１１に
セットされているアイデンティファイ情報即ち仮想空間
を指定する情報を予め定めたパターンに変更づるものを
表わしている。

中央処理装置が処理実行に当って記憶装置をアクセスす
るに当っては、論理アドレスを実アドレスに変換するこ
とが必要となる。

このため先ず対照表ＴＬＢ７をアクセスする。

即ち、変換されるヘキ論理アドレスＥＡは論理アドレス
・レジスタ９にセットされ、該論理アドレスＥＡの例え
ばビット８ないし１１は保持レジスタ１２に保持され、
ビット１２ないし１９をもって対照表ＴＬＢ７に対して
読出しアクセスを行なう。

これによって対照表ＴＬＢ７の当該番地からは先に登録
されている情報即ち論理アドレス・実アドレス対応結果
と当該対応結果がどの仮想空間に対するものかを指示す
るアイデンティファイ情報ＩＤと有効指示ビット■とが
読出される。

対応結果５ま論理アドレス第８ビツトないし第１１ビツ
トと実アドレス第８ビツトないし第１９ビツトとの対応
を表わすものである。

したがって読出された論理アドレスの第８ないし第１１
ビツトと保持レジスタ１２の内容とが一致するとき、読
出された実アドレス第８ビツトないし第１９ビツトは変
換されるべき論理アドレスに対応するものであることを
表わしている。

シタがって、−数構出回路１３は当該一致を調べ一致し
ていれば論理「１」を出力する。

また上記変換に当って中央処理装置は、論理アドレス・
レジスタ９にセットした論理アドレスがどの仮想空間に
対応しているものであるかを指示するためアイデンティ
ファイ情報をレジスタ１１にセットしている。

そして対照表ＴＬＢ７から読出されたアイテンティファ
イ情報ＩＤと上記レジスタ１１の内容とが正しく一致し
ているか否かを一致検出回路１４が調べ、一致していれ
は論理「１」を出力する。

更に読出しに当って対照表ＴＬＢ７からは有効指示ビッ
ト■が読出され、アンド回路１５に供給される。

したがって、もしもアンド回路１５が論理「１」を出力
する状態は、次のことを意味する。

即ち、■レジスタ９にセットされた論理アドレスＥＡに
対応する論理アドレス・実アドレス対応が対照表ＴＬＢ
Ｔ上に存在しており、■その対応は有効であり、■更に
その対応は所望の仮想空間に対するものであることを意
味する。

このため、信号ＴＬＢＨＩＴが発せられ、その時点で
読出された実アドレスＲＡが変換された実アドレスとし
て記憶装置に対するアクセスに利用されてゆく。

このときもしも、アンド回路１５がオンしない場合、所
望の論理アドレス・実アドレス対応が対照表ＴＬＢＺ上
に存在しないことを意味する。

この場合、上述した如くセグメント・テーブルとＳＧＴ
とページ・テーブルＰＴとを利用して、実アドレスを抽
出し、該対応結果を対照表ＴＬＢｒ上に登録する。

即ち抽出された実アドレスはレジスタ１０にセットされ
、レジスタ９にセットされている論理アドレスＥＡを用
いて対照表７上に登録される。

このとき言うまでもなく、仮想空間を指示するアイデン
ティファイ情報ＩＤがレジスタ１１にセットされ、対照
表７上に一緒に登録される。

また有効指示ビット■を論理「１」の形で書込まれる。

しかし、このときレジスタ９土にセットされた論理アド
レスＥＡが共通領域記憶手段６の内容で与えられるアド
レス内に位置している場合、比較回路１６は論理「１」
を発し、レジスタ１１にセットされているアイデンティ
ファイ情報ＩＤをモデファイ回路１７を介して予め定め
たパターンに変更し、対照表７上に登録するようにされ
る。

勿論レジスタ９上にセットされた論理アドレスＥＡが上
述の共通領域でない場合には、レジスタ１１にセットさ
れたアイデンティファイ情報がそのまま対照表７上に登
録される。

この状態において、上述の如く中央処理装置が処理に当
っては実アドレスを抽出すべくレジスタ９上に論理アド
レスＥＡをセットして対照表７に対して読出しアクセス
を行なうことになる。

このときもしも、レジスタ９上にセットされた論理アド
レスＥＡが共通領域記憶手段６の内容で与えられるアド
レス内に位置している場合、比較回路１６は上記と同様
に論理「１」を発する。

したがって、この場合にもレジスタ１１にセットされた
アイデンティファイ情報ＩＤはモディファイ回路１７に
よって予め定めたパターンに変更されて一致検出回路１
４に供給される。

上記読出しアクセス時にはレジスタ９にセットされた論
理アドレスＥＡによって対照表ＴＬＢ７が上述の如くア
クセセされて、対照表ＴＬＢｉ上の当該番地から読出さ
れる。

このとき読出されたアイデンティファイ情報ＩＤは、言
うまでもなく先に登録する際に書込まれている予め定め
たパターンである。

このため、−数構出回路１４は仮想空間が異なっていた
としても一致出力を発する。

即ち、アンド回路１５は信号ＴＬＢ）（ＩＴを発し、
対照表ＴＬＢ７上に所望の論理アドレス・実アドレス対
応が存在しているものとみなされて、読出された実アド
レスＲＡが利用されてゆく。

このことは、次のことを意味する。

例え仮想空間が異なるものであっても、変換されるべき
論理アドレスＥＡが第１図図示の共通領域ＡまたはＢに
対応するものである場合、各仮想空間に共通に登録され
ることを意味し、各仮想空間毎に別々に登録されること
はないことを意味する。

なお、対照表ＴＬＢＴ内のある対応結果が共通領域に対
応するものであることを示す方法として、仮想空間アイ
デンティファイに関しては通常のものと全く同じとし、
対照表内の各対応ごとに特定ビットを付加する方法もあ
る。

この方法は、対照表ＴＬＢ７にもう１ビツト追加し、か
つ、新しいアドレスの対応ずけの結果を格納する際に、
それが共通領域であると、上記追加ビットを“１″にす
るものである。

そして、対照表ＴＬＢ７を索弓した結果上記追加ビット
が“１′′である時には、第５図における一致検出回路
の一致検出動作の結果によらず、該一致検出回路の出力
を“′１″とする様に動作させるものである。

以上説明した如く、本考案によれば仮想空間が異なって
いても、共通領域ＡまたはＢに当る場合各仮想空間に対
して共通に対照表ＴＬＢＴ上に登録され、対照表ＴＬＢ
７の有効利用をはかり、装置全体の効率を向上すること
が可能となる。

【図面の簡単な説明】

第１図および第２図は多重仮想空間に対処する処理を行
なうデータ処理装置における多重仮想記憶の構造を概念
的に説明する説明図、第３図は本考案において用意され
る共通領域指示記憶手段の一実施例構成、第４図Ａない
しＨは上記共通領域記憶手段によって指示された内容と
仮想空間上の共通領域の存在範囲を対応せしめた説明図
、第５図は本考案の一実施例構成を示す。図中１−０ないし１−ｎは夫々仮想空間、２−０ないし
’ｌ −ｎは夫々セグメント・テーブル、３゜４．５は
夫々ページ・テーブル、６は共通領域指示記憶手段、７
は対照表、９は論理アドレス・レジスタ、１０は実アド
レス・レジスタ、１１はアイデンティファイ情報レジス
タ、１２は論理アドレス保持レジスタ、１３，１４は夫
々一致検出回路、１５はアンド回路、１６は比較回路、
１７はアイデンティファイ情報モディファイ回路を表わ
す。

Claims

【実用新案登録請求の範囲】

複数の仮想記憶空間の各仮想記憶空間ごとに論理アドレ
スを実アドレスに変換する変換機構と、現在処理中の仮
想記憶空間のアイデンティファイ情報を表示する手段と
、上記変換機構にて変換された結果である実アドレスに
上記表示手段で表示されているアイデンティファイ情報
を付して格納するメモリとを備え、データ処理に際して
上記表示手段で表示されているアイデンティファイ情報
と同一のアイデンティファイ情報が付されていることを
条件に、該メモリに所望の実アドレスが格納されていれ
ばその実アドレスを用いてデータ処理し、格納されてい
なければ上記変換機構により実アドレスを求めてデータ
処理するデータ処理装置において、各仮想記憶空間に同
−論理アドレスが同−実アドレスに変換される共通領域
がある場合、上記共通領域の範囲を示す共通領域表示手
段と、実アドレスに変換される論理アドレスが共通領域
表示手段で示される範囲にあるか否かを知るための比較
回路と、該比較回路の比較結果によって上記アイデンテ
ィファイ情報表示手段の出力を予じめ定めた特定の値に
変更する手段とを設けると共に、上記共通領域表示手段
の内容かプログラムによって書替え可能に構成され、上
記メモリへ実アドレスを格納するに際して、該実アドレ
スに対応する論理アドレスが共通領域のアドレスと指示
された場合には、実アドレスと共に上記変更手段で変更
された上記特定の値をアイデンティファイ情報として付
加して格納し、該実アドレスに対応する論理アドレスが
共通領域以外のアドレスと指示された場合には、実アド
レスと共に上記アイデンティファイ情報を変更せずにそ
のまま付して格納するようにしたことを特徴とする多重
仮想空間処理データ処理装置。