JPS609296B2 - バッファメモリ制御方式 - Google Patents
バッファメモリ制御方式Info
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- JPS609296B2 JPS609296B2 JP55179846A JP17984680A JPS609296B2 JP S609296 B2 JPS609296 B2 JP S609296B2 JP 55179846 A JP55179846 A JP 55179846A JP 17984680 A JP17984680 A JP 17984680A JP S609296 B2 JPS609296 B2 JP S609296B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明はバッファメモリ制御方式に関し、特にバッファ
メモリを有する複数の処理装置が主記憶装置を共有する
データ処理システムにおいて、バッファメモリ一致化制
御用のＴＡＧ２メモリの保持するアドレス空間の大きさ
をバッファメモリ容量よりも大きくしたバッファメモリ
制御方式に関する。
メモリを有する複数の処理装置が主記憶装置を共有する
データ処理システムにおいて、バッファメモリ一致化制
御用のＴＡＧ２メモリの保持するアドレス空間の大きさ
をバッファメモリ容量よりも大きくしたバッファメモリ
制御方式に関する。
主記憶装置に格納されている内容の写しの一部を処理装
置内に内蔵した高速のバッファメモリに保持し、該バッ
ファメモリの内容にもとづいて通常のプログラム処理を
行なうことは、高速処理を要求される情報処理装置でい
まいま用いられる手法である。
置内に内蔵した高速のバッファメモリに保持し、該バッ
ファメモリの内容にもとづいて通常のプログラム処理を
行なうことは、高速処理を要求される情報処理装置でい
まいま用いられる手法である。
ところで、マルチプロセッサ処理システムのように、複
数の処理装置が主記憶装置を共有する場合には、ある処
理装置が自装置内のバッファメモリおよび主記憶装置に
書込み処理を行なうと、他の処理装置内のバッファメモ
リに当該書込みアドレスに対応するデ−夕があれば該他
の処理装置のバッファメモリと主記憶装置の間で記憶内
容の不一致が生じることになる。このことを防止するた
め、ある処理装置が書込み処理を行なったときは当該書
込みアドレスを、バッファメモリを有する他の処理装置
に送出し、該他の処理装置のバッファメモＩＪＩこ当該
書込みアドレスのデータが存在すれば、これを無効化す
る方法が一般的に採用されている。そして、この無効化
制御において、ある処理装置が書込み処理を行なうごと
に、他の処理装置のバッファメモリのタグ部を検索し、
該当アドレスが存在すればこれを無効化、該当アドレス
が存在しなければ何もしないという制御方式をとると、
該当アドレスが存在しないときにおける当該他の処理装
置の検索動作はいわば無効動作となり、処理装置の本来
の処理能力に影響を与えることになる。
数の処理装置が主記憶装置を共有する場合には、ある処
理装置が自装置内のバッファメモリおよび主記憶装置に
書込み処理を行なうと、他の処理装置内のバッファメモ
リに当該書込みアドレスに対応するデ−夕があれば該他
の処理装置のバッファメモリと主記憶装置の間で記憶内
容の不一致が生じることになる。このことを防止するた
め、ある処理装置が書込み処理を行なったときは当該書
込みアドレスを、バッファメモリを有する他の処理装置
に送出し、該他の処理装置のバッファメモＩＪＩこ当該
書込みアドレスのデータが存在すれば、これを無効化す
る方法が一般的に採用されている。そして、この無効化
制御において、ある処理装置が書込み処理を行なうごと
に、他の処理装置のバッファメモリのタグ部を検索し、
該当アドレスが存在すればこれを無効化、該当アドレス
が存在しなければ何もしないという制御方式をとると、
該当アドレスが存在しないときにおける当該他の処理装
置の検索動作はいわば無効動作となり、処理装置の本来
の処理能力に影響を与えることになる。
このことを防止するための１つの方法としてバッファメ
モリのタグ部と同一の内容を有するもう１つのタグメモ
リ（ＴＡＧ２メモリ）をそなえ、他処理装置から送出さ
れてきた書込みアドレスについて、まず該ＴＡＧ２メモ
リで検索を行ない、同一アドレスが保持されている場合
のみ、バッファメモリの本来の夕グ部にアクセスして、
該当アドレスのブロックを無効化するという方法が採用
される場合がある。この場合、従来方式においては、Ｔ
ＡＧ２メモリがバッファメモリと全く同じ大きさのブロ
ックアドレスを有し、かつフロック数やセット数も同一
であるようにして、ＴＡＧ２メモリとバッファメモリの
対応を１対１にとる方式を採用している。したがって、
バッファメモリのリプレースの度に処理装置から何かし
らの信号例えば、バッファメモリのブロックアドレス等
をＴＡＧ２メモリに与える必要が生じ、特に、ＴＡＧ２
メモリが処理装置とは別の場所、例えば、記憶制御装置
にもうけられているような場合は、ＴＡＧ２メモリの管
理が煩雑となる問題点があった。さらに、バッファメモ
リとＴＡＧ２メモリを１対１に対応させた場合、ＴＡＧ
２メモリの一部に障害が生じてこの部分を使用できなく
なると、対応する本来のタグ部の一部も同時に使用不可
となり、バッファメモリ容量が減少するという不都合が
生じる。さらにまた、ＴＡＧＩとＴＡＧ２の内容が「一
部制御フラグを除いて同一であることのため、以下の様
な問題点がある。ｍ 一般にバッファメモリはブロック
の大きさに仕様上の制限（通常４〔ＫＢ〕）があって、
ＴＡＧＩに大容量のバィポーラＲＡＭ素子を使用できな
いので、結果的にＴＡＧ２も同様の制限を受ける。
モリのタグ部と同一の内容を有するもう１つのタグメモ
リ（ＴＡＧ２メモリ）をそなえ、他処理装置から送出さ
れてきた書込みアドレスについて、まず該ＴＡＧ２メモ
リで検索を行ない、同一アドレスが保持されている場合
のみ、バッファメモリの本来の夕グ部にアクセスして、
該当アドレスのブロックを無効化するという方法が採用
される場合がある。この場合、従来方式においては、Ｔ
ＡＧ２メモリがバッファメモリと全く同じ大きさのブロ
ックアドレスを有し、かつフロック数やセット数も同一
であるようにして、ＴＡＧ２メモリとバッファメモリの
対応を１対１にとる方式を採用している。したがって、
バッファメモリのリプレースの度に処理装置から何かし
らの信号例えば、バッファメモリのブロックアドレス等
をＴＡＧ２メモリに与える必要が生じ、特に、ＴＡＧ２
メモリが処理装置とは別の場所、例えば、記憶制御装置
にもうけられているような場合は、ＴＡＧ２メモリの管
理が煩雑となる問題点があった。さらに、バッファメモ
リとＴＡＧ２メモリを１対１に対応させた場合、ＴＡＧ
２メモリの一部に障害が生じてこの部分を使用できなく
なると、対応する本来のタグ部の一部も同時に使用不可
となり、バッファメモリ容量が減少するという不都合が
生じる。さらにまた、ＴＡＧＩとＴＡＧ２の内容が「一
部制御フラグを除いて同一であることのため、以下の様
な問題点がある。ｍ 一般にバッファメモリはブロック
の大きさに仕様上の制限（通常４〔ＫＢ〕）があって、
ＴＡＧＩに大容量のバィポーラＲＡＭ素子を使用できな
いので、結果的にＴＡＧ２も同様の制限を受ける。
｛２｝ バッファメモリの大容量化は、そのま）ブロッ
ク数の増加になるので、バィポーラＲＡＭ素子数及び周
辺回路がかなり大きな物量になる。
ク数の増加になるので、バィポーラＲＡＭ素子数及び周
辺回路がかなり大きな物量になる。
【３｝ 多くの処理装置から一つのシステムを構成する
場合、処理装置の台数分のＴＡＧ２が必要となるので、
物量の問題が大きくなる。【４）メインメモリへのアク
セスのスループツトを向上させるため、同一サイクルに
ｎ個（ｎ之２）のアクセスを起動しようとすると、処理
装置当りｎ個のＴＡＧ２が必要となり、同様に物量の問
題が生じる。
場合、処理装置の台数分のＴＡＧ２が必要となるので、
物量の問題が大きくなる。【４）メインメモリへのアク
セスのスループツトを向上させるため、同一サイクルに
ｎ個（ｎ之２）のアクセスを起動しようとすると、処理
装置当りｎ個のＴＡＧ２が必要となり、同様に物量の問
題が生じる。
本発明は、上記従釆技術の問題点を解決し、ＴＡＧ２メ
モリの管理を容易に行なえるようにすることを目的とし
、そしてそのため本発明はバッファメモリを有する複数
の処理装置が主記憶装置を共有するデータ処理システム
において処理装置のバッファメモリの１ブロックの領域
より大きな領域のアドレスを保持できるブロックを複数
個有し全体としてバッファメモリより大きいアドレス空
間のアドレスを保持することのできるアドレス記憶用メ
モリ（以下、ＴＡＧ２メモリと称す）をそなえるととも
に、該ＴＡＧ２メモＩＪ‘こ主記憶装置上のデータが実
際にバッファメモ川こ取込まれていることを示すブロッ
クフラグを保持し、他処理装置の主記憶書込み要求によ
りＴＡＧ２メモリを検索する際に、他処理装置からのア
ドレスとＴＡＧ２メモリ内のアドレスの比較を行なうと
ともに、他処理装置からのアドレスの一部ビットをデコ
ードした値とＴＡＧ２メモリ内の上記ブロックフラグの
比較を行ない、両者が共に一致したときのみ、目処理装
置に当該アドレスをバッファメモリ無効化アドレスとし
て送出するようにしたことを特徴とする。
モリの管理を容易に行なえるようにすることを目的とし
、そしてそのため本発明はバッファメモリを有する複数
の処理装置が主記憶装置を共有するデータ処理システム
において処理装置のバッファメモリの１ブロックの領域
より大きな領域のアドレスを保持できるブロックを複数
個有し全体としてバッファメモリより大きいアドレス空
間のアドレスを保持することのできるアドレス記憶用メ
モリ（以下、ＴＡＧ２メモリと称す）をそなえるととも
に、該ＴＡＧ２メモＩＪ‘こ主記憶装置上のデータが実
際にバッファメモ川こ取込まれていることを示すブロッ
クフラグを保持し、他処理装置の主記憶書込み要求によ
りＴＡＧ２メモリを検索する際に、他処理装置からのア
ドレスとＴＡＧ２メモリ内のアドレスの比較を行なうと
ともに、他処理装置からのアドレスの一部ビットをデコ
ードした値とＴＡＧ２メモリ内の上記ブロックフラグの
比較を行ない、両者が共に一致したときのみ、目処理装
置に当該アドレスをバッファメモリ無効化アドレスとし
て送出するようにしたことを特徴とする。
以下、本発明を図面により説明する。
第１図は本発明を適用可能な情報処理システムのブロッ
ク図であり、図中、１と２は処理装置、３は主記憶装置
、４は記憶制御装置、５と６はバッファメモリである。
各処理装橿１，２は、それぞれバッファメモリ５，６を
内蔵するとともに、記憶制御装置４を介して主記憶装置
３に結合されている。
ク図であり、図中、１と２は処理装置、３は主記憶装置
、４は記憶制御装置、５と６はバッファメモリである。
各処理装橿１，２は、それぞれバッファメモリ５，６を
内蔵するとともに、記憶制御装置４を介して主記憶装置
３に結合されている。
記憶制御装置４には各処理装置１，２に対応してバッフ
ァメモリ５，６にとりこまれている主記憶空間のアドレ
スを記憶するＴＡＧ２メモリ０，１（図示せず）が内蔵
されている。処理装置１に対応するＴＡＧ２メモリ０お
よび処理装置２に対応するＴＡＧ２メモリーの容量はそ
れぞれ対応するバッファメモリ５，６が扱うことのでき
るアドレス空間より大きな空間を扱うようにされている
。実施例においては、ＴＡＧ２メモリはバッファメモリ
で扱うアドレス空間の４倍のアドレス空間を扱うように
されている。第２図は、実施例におけるバッファメモＩ
ＪとＴＡＧ２メモリの空間の概略図である。
ァメモリ５，６にとりこまれている主記憶空間のアドレ
スを記憶するＴＡＧ２メモリ０，１（図示せず）が内蔵
されている。処理装置１に対応するＴＡＧ２メモリ０お
よび処理装置２に対応するＴＡＧ２メモリーの容量はそ
れぞれ対応するバッファメモリ５，６が扱うことのでき
るアドレス空間より大きな空間を扱うようにされている
。実施例においては、ＴＡＧ２メモリはバッファメモリ
で扱うアドレス空間の４倍のアドレス空間を扱うように
されている。第２図は、実施例におけるバッファメモＩ
ＪとＴＡＧ２メモリの空間の概略図である。
バッファメモリは、いわゆるセットアソシアティブ方式
を採用し、１ブロックの大きさが６心ゞィトセツト数が
６４．１セットあたりのブロック数を１６としている。
ＴＡＧ２メモＩＪＩこおいては、１ブロックで扱うアド
レス空間をバッファメモリの１ブロックの４倍の２５ふ
ゞィトとし、フロック数はバッファメモリと同じ１０２
４個としている。第３図は、実施例におけるバッファメ
モリのデータ部およびＴＡＧＩ〆ＴＡＧ２の構成を示す
図である。
を採用し、１ブロックの大きさが６心ゞィトセツト数が
６４．１セットあたりのブロック数を１６としている。
ＴＡＧ２メモＩＪＩこおいては、１ブロックで扱うアド
レス空間をバッファメモリの１ブロックの４倍の２５ふ
ゞィトとし、フロック数はバッファメモリと同じ１０２
４個としている。第３図は、実施例におけるバッファメ
モリのデータ部およびＴＡＧＩ〆ＴＡＧ２の構成を示す
図である。
ＴＡＧＩには、制御情報（ＣＴＲＬ）と共にアドレスの
第８〜１９ビットが保持されている。
第８〜１９ビットが保持されている。
またＴＡＧ２には、制御情報（ＣＴＲＬ）と共にアドレ
スの第８〜１４ビットおよびＢＦフラグ０〜３が保持さ
れている。ＢＦフラグは、後述するように、アドレスの
下位部分である第２４ビットと第２５ビットをデコード
した値である。ＴＡＧＩへのアドレスの登録は、主記憶
装置からバッファメモリへデータを転送するブロックロ
ード時に行なわれ、このとき同時に当該アドレスがＴＡ
Ｇ２にも登録され、かつ該当するＢＦフラグがオン（Ｏ
Ｎ）にされる。
スの第８〜１４ビットおよびＢＦフラグ０〜３が保持さ
れている。ＢＦフラグは、後述するように、アドレスの
下位部分である第２４ビットと第２５ビットをデコード
した値である。ＴＡＧＩへのアドレスの登録は、主記憶
装置からバッファメモリへデータを転送するブロックロ
ード時に行なわれ、このとき同時に当該アドレスがＴＡ
Ｇ２にも登録され、かつ該当するＢＦフラグがオン（Ｏ
Ｎ）にされる。
ＴＡＧＩ及びＴＡＧ２のＣＴＲＬ部を除いた部分のバィ
ポーラＲＡＭ素子の比較は下の様になる。ＴＡＧ１一６
４Ｗ×１２×１６＝６４Ｗ×１９水ＴＡＧ２一５１２Ｗ
×１１×２＝５１２Ｗ×２かバィポーラＲＡＭの素子数
かワード数ではなくビット数によって決まる場合が多い
事を考えると、物量の差は大きいことがわかる。第４図
は、本発明による実施例のＴＡＧ２メモリ周辺回路であ
り、図中、１０と１ １はＴＡＧ２メモリ、１２はアド
レスレジスタ、１３はデコード回路、１４〜１７はしジ
スタ、１８と１９は比較回路、２０〜２７はアンドゲー
ト、２８と２９はオアゲート、３０と３１はアンドゲー
ト、３３はアクセスパイプライン入力レジスタ、３４は
アクセスパイプライン、３５は入力アドレス線、３６は
ル−プバックアドレス線、３７と３８はバッファメモリ
無効化アドレス線、３９と４川まバッファ無効化アドレ
ス・キュー（ＢＩ ＱＵＥＵＥ）である。
ポーラＲＡＭ素子の比較は下の様になる。ＴＡＧ１一６
４Ｗ×１２×１６＝６４Ｗ×１９水ＴＡＧ２一５１２Ｗ
×１１×２＝５１２Ｗ×２かバィポーラＲＡＭの素子数
かワード数ではなくビット数によって決まる場合が多い
事を考えると、物量の差は大きいことがわかる。第４図
は、本発明による実施例のＴＡＧ２メモリ周辺回路であ
り、図中、１０と１ １はＴＡＧ２メモリ、１２はアド
レスレジスタ、１３はデコード回路、１４〜１７はしジ
スタ、１８と１９は比較回路、２０〜２７はアンドゲー
ト、２８と２９はオアゲート、３０と３１はアンドゲー
ト、３３はアクセスパイプライン入力レジスタ、３４は
アクセスパイプライン、３５は入力アドレス線、３６は
ル−プバックアドレス線、３７と３８はバッファメモリ
無効化アドレス線、３９と４川まバッファ無効化アドレ
ス・キュー（ＢＩ ＱＵＥＵＥ）である。
また、ＴＡＧ２メモリ１ ０と１ １、レジスタ１ ５
と１６に図示されているＶはバリツドビツト（Ｖａｌｉ
ｄＢｉｔ）であり、ェントリの有効性を示すものＡＤＤ
Ｒはアドレスビット、ＢＦは上記したように本発明で新
たに設けたブロックフラグである。
と１６に図示されているＶはバリツドビツト（Ｖａｌｉ
ｄＢｉｔ）であり、ェントリの有効性を示すものＡＤＤ
Ｒはアドレスビット、ＢＦは上記したように本発明で新
たに設けたブロックフラグである。
ＴＡＧ２メモリ１ ０，１ １は次のようにして使用れ
る。記憶制御装置４（第１図図示）は、例えば、処理装
置１の論出し要求を受取ると、主記憶装置３からデータ
を講出して処理装置１に送るとともに、目処理装置用の
ＴＡＧ２メモリ１０を検索してそのブロックのアドレス
が既に登録されているかどうかを調べ、登録されていれ
ば何もせず、登録されていなければ新規登録を行なう。
登録されているかどうかの判別は、アドレス下位１５〜
２４ビットでＴＡＧ２メモリ１０を読出し、談論出し内
容とアドレス上位８〜１４ビットを比較回路１８により
比較することにより行なう。
る。記憶制御装置４（第１図図示）は、例えば、処理装
置１の論出し要求を受取ると、主記憶装置３からデータ
を講出して処理装置１に送るとともに、目処理装置用の
ＴＡＧ２メモリ１０を検索してそのブロックのアドレス
が既に登録されているかどうかを調べ、登録されていれ
ば何もせず、登録されていなければ新規登録を行なう。
登録されているかどうかの判別は、アドレス下位１５〜
２４ビットでＴＡＧ２メモリ１０を読出し、談論出し内
容とアドレス上位８〜１４ビットを比較回路１８により
比較することにより行なう。
なお、このとき、アドレス下位２４、２５ビットをデコ
ード回路１３によりデコードした値とＴＡＧ２メモリー
０から謙出されたＢＦフラグとの比較も合わせて行なう
。
ード回路１３によりデコードした値とＴＡＧ２メモリー
０から謙出されたＢＦフラグとの比較も合わせて行なう
。
そして、比較回路１８が不一致信号を出力したとき、図
示しないリプレース制御回路が起動される。
示しないリプレース制御回路が起動される。
リプレース制御回路の制御のもとで新規登録動作が行な
われるとき、ＴＡＧ２メモリ１０のアドレス部にはアド
レス上位８〜１４ビットが格納され、さらに、アドレス
の下位２４、２５ビットをデコードした値がＢＦフラグ
としてＢＦ部に格納される。比較回路１８が一致信号（
ＶＡＬＩＤが“ＯＮ”）を出したにもかかわらずアンド
回路３０が不一致信号を出した場合は該当するブロック
内の対応するＢＦフラグを“ＯＮ’にする。
われるとき、ＴＡＧ２メモリ１０のアドレス部にはアド
レス上位８〜１４ビットが格納され、さらに、アドレス
の下位２４、２５ビットをデコードした値がＢＦフラグ
としてＢＦ部に格納される。比較回路１８が一致信号（
ＶＡＬＩＤが“ＯＮ”）を出したにもかかわらずアンド
回路３０が不一致信号を出した場合は該当するブロック
内の対応するＢＦフラグを“ＯＮ’にする。
また、新規登録動作が行なわれた際に、古いブロックを
ＴＡＧ２から消去する必要が生じた場合には、消去され
るアドレスをＢＩ ＱＵＥＵＥ Ｏを介して処理装置１
に送る。このアドレスはＴＡＧＩの内容と比較され、一
致するブロックが存在すれば、該ブロックの無効化が行
なわれる。
ＴＡＧ２から消去する必要が生じた場合には、消去され
るアドレスをＢＩ ＱＵＥＵＥ Ｏを介して処理装置１
に送る。このアドレスはＴＡＧＩの内容と比較され、一
致するブロックが存在すれば、該ブロックの無効化が行
なわれる。
一方、例えば他処理装置２が主記憶に書込み要求を出す
と、目処理装置用ＴＡＧ２メモリー ０を検索してその
アドレスが該ＴＡＧ２メモＩＪＩＯ‘こ登録されていれ
ば、目処理装置のバッファメモ川こそのアドレスの空間
が登録されているものとみなして、そのアドレスをバッ
ファメモリ無効化アドレスとして処理装置１へ送出する
。
と、目処理装置用ＴＡＧ２メモリー ０を検索してその
アドレスが該ＴＡＧ２メモＩＪＩＯ‘こ登録されていれ
ば、目処理装置のバッファメモ川こそのアドレスの空間
が登録されているものとみなして、そのアドレスをバッ
ファメモリ無効化アドレスとして処理装置１へ送出する
。
すなわち、池処理装置からの書込み要求時に、そのアド
レスがＴＡＧ２メモリー ０，１ １に登録されている
とき、比較回路１８と１９のいずれかと、ァンドゲート
２０〜２７のいずれかが一致出力を発し、アンドゲート
３０と３１のいずれかが一致信号を出力する。これによ
りＢＩＱＵＥＵＥ Ｏまたは１が制御されて、バッファ
メモリ無効化アドレス線３７または３８を介して無効化
アドレスが目処理装置へ送出される。なお、他処理装置
からの書込みアドレスがＴＡＧ２メモリに登録されてい
なければ何もしない。すなわち目処理装置の処理は影響
を受けない。このようにＴＡＧ２メモリの１ブロックが
バッファメモＩＪの複数ブロック分の大きさを持つよう
にすることにより、容易にバッファメモリの空間のすべ
てをＴＡＧ２メモリで管理することが可能となる。すな
わち、バッファメモ川こおいてある１フロツクをリプレ
ースしたとしても、ＴＡＧ２メモリの対応するブロック
内においては有効な部分が残されているために直ちにリ
プレースする必要はなく、また、ＴＡＧ２メモリの１ブ
ロック内の一部分が使用できなくなったとしても他のブ
ロックが有効である限りバッファメモリ側に影響を与え
ることは少ない。また、ＴＡＧ２の物量を増加させない
ために、単に、一つのェントリが管理する単位を大きく
すると、ＴＡＧ２で一致になる確率が増加し、結果的に
ＴＡＧＩを参照する確率が増加することになる。ＴＡＧ
Ｉ参照の増加は、処理装置の速度に悪影響を及ぼすので
、本発明ではこれを増加させないため、ＴＡＧ２の中に
ＢＦフラグを持たせている。
レスがＴＡＧ２メモリー ０，１ １に登録されている
とき、比較回路１８と１９のいずれかと、ァンドゲート
２０〜２７のいずれかが一致出力を発し、アンドゲート
３０と３１のいずれかが一致信号を出力する。これによ
りＢＩＱＵＥＵＥ Ｏまたは１が制御されて、バッファ
メモリ無効化アドレス線３７または３８を介して無効化
アドレスが目処理装置へ送出される。なお、他処理装置
からの書込みアドレスがＴＡＧ２メモリに登録されてい
なければ何もしない。すなわち目処理装置の処理は影響
を受けない。このようにＴＡＧ２メモリの１ブロックが
バッファメモＩＪの複数ブロック分の大きさを持つよう
にすることにより、容易にバッファメモリの空間のすべ
てをＴＡＧ２メモリで管理することが可能となる。すな
わち、バッファメモ川こおいてある１フロツクをリプレ
ースしたとしても、ＴＡＧ２メモリの対応するブロック
内においては有効な部分が残されているために直ちにリ
プレースする必要はなく、また、ＴＡＧ２メモリの１ブ
ロック内の一部分が使用できなくなったとしても他のブ
ロックが有効である限りバッファメモリ側に影響を与え
ることは少ない。また、ＴＡＧ２の物量を増加させない
ために、単に、一つのェントリが管理する単位を大きく
すると、ＴＡＧ２で一致になる確率が増加し、結果的に
ＴＡＧＩを参照する確率が増加することになる。ＴＡＧ
Ｉ参照の増加は、処理装置の速度に悪影響を及ぼすので
、本発明ではこれを増加させないため、ＴＡＧ２の中に
ＢＦフラグを持たせている。
このため、ＴＡＧ２のアドレス部が一致しても、対応す
るアドレスのＢＦフラグが“ＯＮ’でない限り、そのア
ドレスは一致制御から無視される。以上説明したように
、本発明によれば、ＴＡＧ２のアドレス空間をＴＡＧＩ
のアドレス空間より大きくすることにより、ハードウェ
アの物量を大幅に減少させることができ、また、ＴＡＧ
２の各ヱントリに主記憶のデータがバッファメモリに持
ち込まれていることを示すフラグをもうけることによっ
て、上記ＴＡＧ２のアドレス空間を大きくすることによ
って生ずるバッファメモリ一致制御の非効率化を防止す
ることができる。
るアドレスのＢＦフラグが“ＯＮ’でない限り、そのア
ドレスは一致制御から無視される。以上説明したように
、本発明によれば、ＴＡＧ２のアドレス空間をＴＡＧＩ
のアドレス空間より大きくすることにより、ハードウェ
アの物量を大幅に減少させることができ、また、ＴＡＧ
２の各ヱントリに主記憶のデータがバッファメモリに持
ち込まれていることを示すフラグをもうけることによっ
て、上記ＴＡＧ２のアドレス空間を大きくすることによ
って生ずるバッファメモリ一致制御の非効率化を防止す
ることができる。
さらに、本発明によれば、ＴＡＧ２の内容は、ＴＡＧＩ
と異なってもかまわない（ある一定の条件−ＴＡＧＩに
登録されているアドレスは必ずＴＡＧ２にもアドレス及
びＢＦフラグで存在しなければならない−を満たせばよ
い）のでＴＡＧ２の物理的位置を処理装置から主記憶の
制御部に移す事も可能であり、さらには複数の処理装置
に対して１個のＴＡＧ２で管理する事も可能である。
と異なってもかまわない（ある一定の条件−ＴＡＧＩに
登録されているアドレスは必ずＴＡＧ２にもアドレス及
びＢＦフラグで存在しなければならない−を満たせばよ
い）のでＴＡＧ２の物理的位置を処理装置から主記憶の
制御部に移す事も可能であり、さらには複数の処理装置
に対して１個のＴＡＧ２で管理する事も可能である。
第１図は本発明を適用可能な情報処理システムのブロッ
ク図、第２図は実施例におけるバッファメモリとＴＡＧ
２メモリの空間の概略図「第３図は実施例におけるバッ
ファメモリのデータ部とＴＡＧＩ〆ＴＡＧ２の構成を示
す図、第４図は実施例のＴＡＧ２メモリ周辺回路である
。 第４図において、１０と１ １はＴＡＧ２メモリ、１２
はアドレスレジスタ、１３はデコード回路、１８と１９
は比較回路、３７と３８はバッファメモリ無効化アドレ
ス線である。 匁′囚 努乙宵 あう凶 簾４８
ク図、第２図は実施例におけるバッファメモリとＴＡＧ
２メモリの空間の概略図「第３図は実施例におけるバッ
ファメモリのデータ部とＴＡＧＩ〆ＴＡＧ２の構成を示
す図、第４図は実施例のＴＡＧ２メモリ周辺回路である
。 第４図において、１０と１ １はＴＡＧ２メモリ、１２
はアドレスレジスタ、１３はデコード回路、１８と１９
は比較回路、３７と３８はバッファメモリ無効化アドレ
ス線である。 匁′囚 努乙宵 あう凶 簾４８
Claims (1)
- １ バツフアメモリを有する複数の処理装置が主記憶装
置を共有するデータ処理システムにおいて、処理装置の
バツフアメモリの１ブロツクの領域より大きな領域のア
ドレスを保持できるブロツクを複数個有し全体としてバ
ツフアメモリより大きいアドレス空間のアドレスを保持
することのできるアドレス記憶用メモリ（以下、ＴＡＧ
２メモリと称す）をそなえるとともに、該ＴＡＧ２メモ
リに主記憶装置上のデータが実際にバツフアメモリ上に
取込まれていることを示す複数のブロツク対応のフラグ
を保持し、他処理装置の主記憶書込み要求によりＴＡＧ
２メモリを検索する際に、他処理装置からのアドレスと
ＴＡＧ２メモリ内のアドレスの比較を行なうとともに、
他処理装置からのアドレスの一部ビツトをデコードした
値とＴＡＧ２メモリ内の上記ブロツクフラグの比較を行
ない、両者が共に一致したときのみ、自処理装置に当該
アドレスをバツフアメモリ無効化アドレスとして送出す
るようにしたことを特徴とするバツフアメモリ制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55179846A JPS609296B2 (ja) | 1980-12-19 | 1980-12-19 | バッファメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55179846A JPS609296B2 (ja) | 1980-12-19 | 1980-12-19 | バッファメモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57103179A JPS57103179A (en) | 1982-06-26 |
| JPS609296B2 true JPS609296B2 (ja) | 1985-03-09 |
Family
ID=16072921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55179846A Expired JPS609296B2 (ja) | 1980-12-19 | 1980-12-19 | バッファメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609296B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3650021T2 (de) * | 1985-10-30 | 1995-03-09 | Ibm | Cache-Speicherübereinstimmungsvorrichtung mit Verriegelung. |
-
1980
- 1980-12-19 JP JP55179846A patent/JPS609296B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57103179A (en) | 1982-06-26 |
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