JPH0488537A - 情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、インストラクションキャッシュとデータキ
ャッシュとをアクセスしながらデータ処理を行う情報処
理システムに関するものである。

［従来の技術］ 往来、この種の装置においては、命令とデータを別のキ
ャッシュに格納するキャッシュメモリを備えて、ＣＰＵ
から出力される命令のフェッチであるかデータのアクセ
スであるかを示す信号に基づいて、使用するキャッシュ
を選択していた。また、この種の情報処理システムにお
いては、ディスク装置等二次記憶装置と主記憶とのデー
タの転送は、プロセッサに加えダイレクトメモリアクセ
スコントローラ（ＤＭＡＣ）を利用して、将来命令とし
て使用するデータも、テキストのデータタイプのデータ
と同様にデータタイプとして転送されるように構成され
ている。

また、将来命令としてフェッチされるデータの転送であ
ることを示す手段により、かかるデータを命令キャッシ
ュに書き込む等のデータ処理装置も提案されている。

［発明が解決しようとする課題］ しかしながら上記従来例では、オペレーティングシステ
ムがコンテキストスイッチング等によりプログラムをデ
ィスク等の二次記憶装置から主記憶内に読み込む時は、
プロセッサによって読み込む場合およびＤＭＡＣを利用
して転送する場合のどちらにおいても、データタイプと
してメモリに書き込むので、上記データキャッシュに書
き込まれてしまう。同時に、命令キャッシュは明示的に
その内容をすべてクリアしなければならない。この結果
、必要なデータキャッシュの内容を失い、使用されない
データをデータキャッシュに書き込んでしまい、キャッ
シュのヒツト率を大幅に下げてしまうという問題点があ
った。

さらに、将来命令としてフェッチされるデータの転送を
示す手段を有し、命令キャッシュに書き込む処理を行う
データ処理装置においては、プロセッサもしくはＤＭＡ
Ｃのうち、どちらかが命令としてフェッチされるデータ
の転送を行っている最中は、命令キャッシュシステムが
選択されてしまい、残りの一方がデータタイプの転送を
行うことができな（なってしまう問題点があり、ＤＭＡ
Ｃを付加しても十分なデータ処理効率の向上が図れない
等の問題点があった。

この発明は、上記の問題点を解決するためになされたも
ので、プロセッサまたはＤＭＡＣからの主記憶領域のア
クセス時に、ローディングされるデータの種別を判定し
て、使用するキャッシュシステムを選択することにより
、プロセッサまたはＤＭＡＣから書き込みアクセスされ
たデータが将来命令となる場合に、インストラクション
キャッシュシステムから当該命令を高速にフェッチでき
る情報処理システムを得ることを目的とする。

［課題を解決するための手段］ この発明に係る情報処理システムは、アクセスの種類を
指定する第１の指定手段と、命令とされる情報を転送す
る装置を指定する第２の指定手段と、第１．第２の指定
手段による指定に基づいて、プロセッサおよびダイレク
トメモリアクセスコントローラが情報を転送すべきキャ
ッシュメモリの種別を選択する選択手段とを有する選択
手段とを備える。

［作用〕 この発明によれば、将来命令として扱う情報を転送する
装置を第２の指定手段により指定し、指定された装置で
あるプロセッサまたはダイレクトメモリアクセスコント
ローラにより転送される情報は、選択手段により、常に
命令用キャッシュに書き込まれる。また同時に、第１の
指定手段でデータアクセスが指定された時、第２の指定
手段により無指定の装置によるアクセスは、選択手段に
より、データ用キャッシュにアクセスが可能となる。

［実施例］ 第１図はこの発明の一実施例を示す情報処理システムの
概要を説明するブロック図であり、１゜１はプロセッサ
であり、システム全体の制御を行う。１０２は書込み可
能な汎用外部レジスタ、１０３はアドレスバス、１０４
はコントロールバス、１０５はデータバス、１０６はプ
ログラムロードに関するＣＰＬ信号であって、キャッシ
ュ選択手段１０９に出力される。１３１はプログラムロ
ードに関するＤＰＬ信号であって、キャッシュ選択手段
１０９に出力される。キャッシュ選択手段１０９は、イ
ンストラクションキャッシュとデータキャッシュの切り
換えを行う。１０７は前記プロセッサ１０１より出力さ
れるアクセス種別信号（ＦＣ）で、現在実行されている
アクセスがデータに対するアクセスか、命令のフェッチ
かを示す。１０８はキャッシュ制御手段で、アクセスす
るメモリ空間によって、キャッシュに対する書込み制御
を行う。

１１０はインストラクションキャッシュシステムで、イ
ンストラクションタグ（ＩＴ）１１１と、インストラク
ションキャッシュ（ＩＣ）１１２から構成される。１１
３はインストラクションキャッシュ選択信号（Ｉ　Ｓ）
で、キャッシュ選択手段１０９よりインストラクション
キャッシュシステム１１０に出力される。１１４はデー
タキャッシュ選択信号（ＤＳ）で、キャッシュ選択手段
１０９よりデータキャッシュシステム１１７に出力され
る。１１７はデータキャッシュシステムで、データタグ
（ＤＴ）１１５およびデータキャッシュ（ＤＣ）Ｔ１６
とから構成される。１１８は主記憶領域、１１９は二次
記憶装置で、この実施例ではディスク装置で構成されて
いる。

１２０はインストラクションキャッシュシステム１１０
用のアドレスコンパレータで、インストラクションヒツ
ト信号（ＩＨ）１２Ｔおよびインストラクションリプレ
ース信号（ＩＲ）１２２を出力する。１２３は前記デー
タキャッシュシステム１１７用のアドレスコンパレータ
で、データヒツト信号（ＤＨ）１２４とデータリプレー
ス信号（ＤＲ）１２５を出力する。１２６は前記データ
キャッシュシステム１１７用のデータバスバッファで、
インストラクションキャッシュシステム１１０用のデー
タバスバッファである。１２７は前記インストラクショ
ンキャッシュシステム１１０用のインストラクションバ
ッファ（ＩＢ）である。

１２８は前記インストラクションキャッシュシステム１
１０用のインストラクションバリッドピット（ＩＶ）、
１２９は前記データキャッシュシステム１１７用のデー
タバリッドビット（ＤＶ）である。

１３０はダイレクトメモリアクセスコントローラ（ＤＭ
ＡＣ）　、１３２はバスアクセス有効信号（ＣＰＵＡＳ
）で、プロセッサ１０１がバスにアクセスを行っている
場合にｒＬＪレベルとなる。

１３３はバスアクセス有効信号（ＤＭＡＡＳ）で、ＤＭ
ＡＣ１３０がバスにアクセスを行っている場合にｒＬＪ
レベルとなる。

第２図は、第１図に示したキャッシュ選択手段１０９の
構成を説明するブロック図であり、ＯＲ１〜ＯＲ３はオ
アゲート、ＡＮＤＩ、ＡＮＤ２はアンドゲート、ＩＮＶ
Ｉ、ＩＮＶ２はインバータで、アンドゲートＡＮＤ２よ
りインストラクションキャッシュ選択信号（ＩＳ）１１
３が出力され、オアゲー）−ＯＲ３よりデータキャッシ
ュ選択信号（ＤＳ）１１４が出力される。

このように構成された情報処理システムにおいて、プロ
セッサ１０１より主記憶領域１１８に対するアクセス種
別を示すアクセス種別信号（この実施例ではアクセス種
別信号（ＦＣ）１０７）がキャッシュ選択手段１０９に
対して出力されると、アクセスするキャッシュシステム
先をインストラクションキャッシュシステム１１０また
はデータキャッシュシステム１１７のいずれかを選択す
る。そして、対応するキャッシュシステムに命令または
データが存在する場合には、インストラクションキャッ
シュシステム１１０またはデータキャッシュシステム１
１７から命令またはデータがバス上に出力されプロセッ
サ１０１の内部レジスタに取り込まれる。

一方、ダイレクトメモリアクセスコントローラ１３０ま
たはプロセッサ１０１による二次記憶手段（ディスク装
置１１９）から主記憶領域１１８へのデータローディン
グ種別に基づいて、データローディング種別が将来命令
としてフェッチされるデータの転送であると判明した場
合には、設定信号発生手段（この実施例では汎用外部レ
ジスタ１０２により構成される）がキャッシュ選択手段
１０９により選択されるキャッシュシステムアクセス先
をインストラクションキャッシュシステム１１０に設定
するアクセス先設定信号をダイレクトメモリアクセスコ
ントローラ１３０またはプロセッサ１０１毎に個別に発
生し、ダイレクトメモリアクセスコントローラ１３０ま
たはプロセッサ１０１のいずれか一方がプログラム情報
をローディングする際に、キャッシュシステムアクセス
先をインストラクションキャッシュシステム１１０に選
、択させることを可能とするとともに、ダイレクトメモ
リアクセスコントローラ１３０またはプロセッサ１０１
の他の一方のインストラクションキャッシュシステム１
１０およびデータキャッシュシステム１１７の何れかに
対するアクセスをも可能とする。これにより、データキ
ャッシュシステム１１７の内容書き換えを阻止するとと
もに、インストラクションキャッシュシステム１１０の
クリアを不要とする。

以下、具体的動作について第１図を参照しながら説明す
る。

通常、プロセッサ１０１による主記憶領域１１８へのア
クセスには、実行する命令の読み込み、すなわち命令フ
ェッチと、データの書込みや読み出しのデータアクセス
の２種類が存在する。また、ディスク装置１１９等Ｉ１
０装置へのアクセスはそのデータを、キャッシュシステ
ムの中に書込むことを禁じている。これはキャッシュ制
御手段１０Ｂによって行われる。

［命令フェッチ処理］ 命令フェッチの場合、プロセッサ１０１がアクセス種別
信号（ＦＣ）１０７をｒＨＪレベルにして命令フェッチ
を行うことを示し、リード信号とアドレスを出力して命
令を読み込む。データアクセスの場合は、プロセッサ１
０１がアクセス種別信号（ＦＣ）１０７を「Ｌ」レベル
にして、リード信号を出力指定データリードを、ライト
信号を出力してデータライトを行う。

通常の命令フェッチの場合、プログラムロードのローデ
ィングをあられすＣＰＬ信号１０６およびＤＰＬ信号１
３１はＨレベルである、命令フェッチが始まると、アク
セス種別信号（ＦＣ）１０７がＨレベルとなり、第２図
に示すキャッシュ選択手段１０９によってインストラク
ションキャッシュ選択信号（ＩＳ）１１３がアンドゲー
トＡＮＤ２よりインストラクションキャッシュシステム
１１０に送出されると、インストラクションキャッシュ
システム１１０が選択状態となり、この状態でアドレス
が出力されると、アドレスの上位部分（インデックス）
によってインストラクションタグ（ＩＴ）１１１から１
つのエントリが選ばれ、その中に格納されているアドレ
スの下位部分（タグ）がインストラクションコンパレー
タ（工ＣＯＭ）１２０に出力される。インストラクショ
ンコンパレータ（ＩＣＯＭ）１２０には同時にプロセッ
サ１０１から出力されたアドレスのタグ部分が入力され
比較される。

インストラクションタグ（ＩＴ）１．１１からのタグと
プロセッサ１０１からのタグが一致して、かつインスト
ラクションバリッドピット（ＩＶ）１２８がセットされ
ているとキャツシュヒツト状態となり、インストラクシ
ョンコンパレータ（工ＣＯＭ）１２０よりインストラク
ションヒツト信号（ＩＨ）１２１がインストラクション
バッファ（ＩＢ）１２７に出力される。

これにより、インストラクションキャッシュ（ＩＣ）１
１２から出力されたデータがインストラクションバッフ
ァ（ＩＢ）１２７を経由してデータバス１０５に出力さ
れ、プロセッサ１０１はこのデータを読み込み命令フェ
ッチを終了する。

一方、上記インストラクションタグ（ＩＴ、）１１１内
のタグの内容とプロセッサ１０１からのタグが一致しな
いが、あるいはインストラクションバリッドピット（Ｉ
Ｖ）１２Ｂがセットされていない時はキャッシュミスと
なり、インストラクションリプレース信号（ＩＲ）１２
２が出力され、引き続きプロセッサ１０１は主記憶領域
１１８にアクセスする、必要な命令は主記憶領域１１８
から読み出されると同時に、上記インストラクションタ
グ（ＩＴ）１１１にタグが、インストラクションキャッ
シュ（ＩＣ）１１２にその時のデータバス１０５の内容
が書き込まれる。そして、次に、このアドレスの命令フ
ェッチを行うと、キャツシュヒツトとなり、キャッシュ
メモリよりデータがフェッチされる。

［データ読込み処理］ データ読込みの場合には、アクセス種別信号（ＦＣ）１
０７が「Ｌ」レベルとなり、ＣＰＬ信号１０６がｒＨ」
レベルであるから、第２図に示すキャッシュ選択手段１
０９のオアゲート○Ｒ３によってデータキャッシュ選択
信号（ＤＳ）１１４が「Ｌ」レベルとして出力され、デ
ータキャッシュシステム１１７が選択された後は、命令
のフェッチと同様にキャツシュヒツトの場合には、キャ
ッシュシステムより読み込みが行われ、キャッシュミス
の場合は主記憶領域１１８から読み込むと同時にキャッ
シュに書き込みが行われる。

一方、プロセッサ１０１から主記憶領域１１８に対する
書き込みの場合は、命令としては存在しないのでインス
トラクションキャッシュシステム１１０が選択されるこ
とはない。また、データタイプがプロセッサより書き込
まれる場合、そのデ−タをキャッシュに書き込むかどう
かは、いくつかのアルゴリズムが存在するが、この実施
例では書き込みが許されている領域に書き込みが行われ
た場合には、無条件に、新しいエントリを生成し、キャ
ッシュにも書き込むアルゴリズムを採用している。プロ
セッサ１０１より主記憶領域１１８に対し書き込みが発
生すると、キャッシュ制御手段１０Ｂによりデータタグ
（ＤＴ）１１５が書き込み可能状態になる。

さらに、データバリッドピット（ＤＶ）１２９をセット
すると、データキャッシュシステム１１７が書き込み状
態となる。次に、プロセッサよりアドレスが出力される
と、データタグ（ＤＴ）１１５のインデックス部により
選択された部分に、タグが書き込まれ、データバリッド
ピット（ＤＶ）１２９のインデックスにより選択された
部分がセットされる。さらに、プロセッサ１０１より書
込むデータが出力されると、データキャッシュＤＣ１１
６のインデックスによって選択された部分に書き込まれ
る。このデータは同時に主記憶領域１１８に書き込まれ
る。

［データローディング処理］ 次に、データのローディング処理について説明する。

装置の電源を投入した時や、プログラム実行に必要なデ
ータが主記憶領域１１８上に存在しない場合にディスク
装置１１９よりデータのローディングが行われる。この
場合、主記憶領域１１８にデータが書き込まれると、同
時にデータキャッシュシステム１１０にも書き込まれる
。その後、プロセッサ１０１がそのデータを必要とした
時には、キャツシュヒツトとなり、キャッシュからデー
タが読み出される。

このローディングは、プロセッサ１０１によって行われ
る場合に加え、ＤＭＡＣ１３０によって行われる場合も
ある。使用するバスの両者間でのアービトレーションは
、プロセッサ１０１内に含まれるパスアービトレーショ
ンロジックによって行われる。

〔プログラムローディング処理〕

次に、プログラムローディングについて説明する。

電源投入時や仮想記′はをサポートしたオペレーティン
グシステムにおいては、ページフォルト等によりプログ
ラムをディスク装置１１９から主記憶領域１１８に読み
込む必要が生じする場合があり、その場合にはディスク
装置１１９から主記憶領域１１９に読み込むプログラム
コードをデータタイプとして取り扱い、その後インスト
ラクションとしてプロセッサ１０１によって参照される
。

なお、プログラムのローディングについても、上記デー
タロードの場合と同様に、ロード主体がプロセッサ］０
１の場合とＤＭＡＣ１３０の場合の２通りがある。

先ず、プロセッサ１０１によるプログラムローディング
処理について第３図を参照しながら説明する。

第３図はこの発明に係る情報処理システムにおけるプロ
グラムローディング処理手順の一例を説明するフローチ
ャートである。なお、ｆｌ）〜（７）は各ステップを示
す。

オペレーティングシステムのページフォルト等によって
プログラムのローディングの必要性が生じると、オペレ
ーティングシステムはディスク装置１１９から主記憶領
域１１８にデータを転送するのに必要なパラメータをプ
ロセッサ１０１の内部レジスタに読み込む（１）　　こ
れは、次にステップ（２）でどのようなタイプのアクセ
スに対しても強制的にインストラクションキャッシュが
選択されるように設定してしまうので、その後プロセッ
サ１０１によるデータタイプのアクセスが主記憶領域１
１８に対して行われないようにするためである。

次いで、ソフトウェアによる書き込みの可能な汎用外部
レジスタ１０２のＣＰＬ信号（ＣＰＬビット）１０６を
ｒＬＪレベルにする（２）　　これにより、第２図に示
したキャッシュ選択手段１０９により、以後どのような
タイプのアクセスに対してもインストラクションキャッ
シュシステム１１０が選択される。

次いで、内部レジスタに読み込んでおいたパラメータを
使ってディスク装置１１９よりローディングするデータ
をプロセッサ１０１のレジスタに読み込む（３）。次い
で、そのデータを主記憶領域１１８上の特定のアドレス
に書き込む（４）。実際の主記憶領域１１８に対する書
き込みは、プロセッサ１０１がバスのアービトレーショ
ンロジックによりバスの使用権を得た後、バスアクセス
有効信号（ＣＰＵＡＳ）１３２を出力し、データ書き込
みを行うと、第２図に示したキャッシュ選択手段１０９
によってＣＰＬ信号１０６はｒＬｊレベルとなるので、
インストラクションキャッシュ選択信号（ＩＳ）１１３
がｒＬＪレベルとなり、データキャッシュ選択信号（Ｄ
Ｓ）１１４がｒＨＪレベルとなり、アクセス種別信号（
ＦＣ）１０７がｒＨＪレベル／「Ｌ」レベルに関わらず
、インストラクションキャッシュシステム１１０が選択
される。

これにより、データキャッシュシステム１１７に対する
書き込みと同様の動作がインストラクションキャッシュ
システム１１０にて起こり、インストラクションキャッ
シュにて起こり、インストラクションキャッシュに書き
込みが行われる。

次に、上記パラメータのうち、転送バイト数をカウント
するパラメータを「１」ディクリメントする（５）。次
いで、この転送パラメータが「Ｏ」になったか、すなわ
ちデータ転送が終ったかどうかをチエツクしく６）Ｎｏ
ならばステップ（３）に戻り、ＹＥＳならば汎用外部レ
ジスタ１０２から出力されるＣＰＬ信号１０６を１１」
として（７）、処理を終了する。

次に、ＤＭＡＣ１３０によるプログラムローディング処
理について第４図を参照しながら説明する。

第４図はこの発明に係る情報処理システムにおけるＤＭ
ＡＣによるプログラムローディング処理手順の一例を説
明するフローチャートである。なお、（１）〜（３）は
各ステップを示す。

先ず、ＤＭＡＣ１３０の内部レジスタに転送先アドレス
、転送カウント数等を書き込む（１）。次いで、汎用外
部レジスタ１０２から出力されるＤＰＬ信号（ＤＰＬビ
ット）１３１を「０」にセットすル（２）。次イテ、Ｄ
ＭＡＣ１３０をスタートさせる（３） これにより、ＤＭＡＣ１３０はバスの使用権の要求をプ
ロセッサ１０１内のバスアービタにより行い、バスの使
用権が得られると、ディスク装置１１９からデータを読
み出し、主記憶領域１１８に書き込む。

一方、ＤＭＡＣ１３０による書き込み処理時は第５図に
示すフローチャートに従って実行される。

第５図はこの発明に係る情報処理システムにおけるＤＭ
ＡＣによるデータ書込み処理手順の一例を説明するフロ
ーチャートである。なお、（１）（２）はそれぞれステ
ップを示す。

先ず、ＤＭＡＣ１３０はバスアクセス有効信号（ＤＭＡ
ＡＳ）１３３をｒＬＪ　レベルとし、プロセッサ１ｏ１
による場合と同様に、キャッシュ選択手段１０９により
、インストラクションキャッシュ選択信号（ＩＳ）１１
３がｒＬＪレベルとなり、データキャッシュ選択信号（
ＤＳ）１１４がｒＨＪレベルとなって、インストラクシ
ョンキャッシュシステム１１０が選択され、転送された
データがインストラクションキャッシュに書き込まれる
。ＤＭＡＣ１３０は一般的に転送が終了すると割込みを
発生するので、この割込みを検出して（１）、汎用外部
レジスタ１０２のＤＰＬビット１３１を「１」にセット
しく２）、処理を終了する。

これにより、仮想記憶システムにおけるページフォルト
等によって、将来プログラムとしてフェッチされるコー
ドをディスク装置１１９からローディングする場合にお
いて、プロセッサ１０１またはＤＭＡＣ１３０からデー
タタイプのアクセスを実行する際にデータキャッシュシ
ステム１１７に対しては書き込みアクセスを実行せず、
インストラクションキャッシュシステム１１０に書き込
むようにデータアクセスされる。

また、プロセッサ１０１またはＤＭＡＣ１３０か何れか
一方によるプログラムのローディングが行われている時
に残りのもう一方の装置によるバスを使用した転送が互
いに影響を及ぼすことな（自由に行える。

［発明の効果１ 以上説明したように、この発明はアクセスの種類を指定
する第１の指定手段と、命令とされる情報を転送する装
置を指定する第２の指定手段と、第１．第２の指定手段
による指定に基づいて、プロセッサおよびダイレクトメ
モリアクセスコントローラが情報を転送すべきキャッシ
ュメモリの種別を選択する選択手段とを有する選択手段
とを備えたので、ダイレクトメモリアクセスコントロー
ラまたはプロセッサによる主記憶領域に対するアクセス
種別を判定して将来命令としてフェッチされるデータの
転送であると判明した場合に、主記憶領域に対するデー
タローディングアクセスが不要となり、必要とする命令
を高速にフェッチできる。

また、ダイレクトメモリアクセスコントローラまたはプ
ロセッサによる主記憶領域に対するアクセス種別を判定
して将来命令としてフェッチされるデータの転送先が常
にインストラクション用キャッシュシステムにローディ
ングされるので、従来のようにデータとしてデータ用キ
ャッシュシステムにロードされな（なり、インストラク
ション用キャッシュシステムにローディングのクリアお
よびデータ用キャッシュシステムの内容書き換えが制限
される。

従って、命令またはデータフェッチサイクルに伴うキャ
ッシュシステムのヒツト率を常に高率に維持することが
可能となり、メモリアクセス処理を大幅に向上できる等
の優れた効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す情報処理システムの
概要を説明するブロック図、第２図は、第１図に示した
キャッシュ選択手段の構成を説明するブロック図、第３
図はこの発明に係る情報処理システムにおけるプログラ
ムローディング処理手順の一例を説明するフローチャー
ト、第４図はこの発明に係る情報処理システムにおける
ＤＭＡＣによるプログラムローディング処理手順の一例
を説明するフローチャート、第５図はこの発明に係る情
報処理システムにおけるＤＭＡＣによるデータ書込み処
理手順の一例を説明するフローチャートである。 図中、１０１はプロセッサ、１０２は汎用外部レジスタ
、１０３はアドレスバス、１０４はコントロールバス、
１０５はデータバス、１０６はＣＰＬ信号、１０７はア
クセス種別信号（ＦＣ）、１０８はキャッシュ制御手段
、１０９はキャッシュ選択手段、１１０はインストラク
ションキャッシュシステム、１１７はデータキャッシュ
システム、１１８は主記憶領域、１１９はディスク装置
、１３０はＤＭＡＣである。 第 図 弗 図 力 図

Claims (1)

【特許請求の範囲】
1. 　プロセッサとメモリとダイレクトメモリアクセスコン
   トローラとを有し、データ用キャッシュメモリとを備え
   た情報処理システムであって、アクセスの種類を指定す
   る第１の指定手段と、命令とされる情報を転送する装置
   を指定する第２の指定手段と、前記第１、第２の指定手
   段による指定に基づいて、前記プロセッサおよび前記ダ
   イレクトメモリアクセスコントローラが前記情報を転送
   すべきキャッシュメモリの種別を選択する選択手段とを
   有する選択手段とを有することを特徴とする情報処理シ
   ステム。