JP3936672B2 - マイクロプロセッサ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、マイクロプロセッサに関し、特に、変換索引バッファ（ＴＬＢ：Translation Look-aside Buffer）を有するマイクロプロセッサに関する。
【０００２】
【従来の技術】
仮想記憶方式のコンピュータでは、仮想アドレス（Virtual Address）から物理アドレス（Physical Address）への変換（アドレス変換）をプログラムの実行中に実施する必要がある。アドレス変換のためのハードウェア機構は、動的アドレス変換機構（ＤＡＴ：Dynamic Address Translator）と呼ばれる。ＤＡＴは、アドレス変換表（セグメントテーブル、ページテーブル等で構成されるテーブル）を参照することで、アドレス変換を実施する。アドレス変換表は、主記憶内に存在し、オペレーティングシステム（ＯＳ：Operating System）によって管理される。アドレス変換表は、例えば、ある仮想ページ番号がどの物理ページ番号に対応するかを示す。
【０００３】
ＤＡＴがアドレス変換の実施毎にアドレス変換表を参照すると、アドレス変換のためのオーバヘッドが増大してしまう。このため、アドレス参照の局所性を考慮して、以前に利用されたアドレス変換情報（仮想ページ番号と物理ページ番号との対）を高速なメモリに登録しておくことが、一般的に行われる。このメモリは、変換索引バッファ（ＴＬＢ）またはアドレス変換バッファ（Address Translation Buffer）と呼ばれる。ＴＬＢは、アドレス変換情報が登録される複数のエントリを有している。
【０００４】
アドレス変換が実施されるときに、仮想アドレスに対応するアドレス変換情報がＴＬＢ内に存在しない場合、アドレス変換表を用いたアドレス変換により得られたアドレス変換情報を、エントリのいずれかに登録されているアドレス変換情報と入れ替える必要がある。すなわち、エントリ置換を実施する必要がある。エントリ置換の対象となるエントリの選択は、例えば、ＬＲＵ（Least Recently Used）アルゴリズムに基づいて実施される。すなわち、アドレス参照の局所性を考慮し、最古に参照されたエントリがエントリ置換の対象として選択される。
【０００５】
しかしながら、例えば、タイムスライス方式のＯＳにおいて、使用頻度の低いプログラムを実行した後に、使用頻度の高いプログラムを実行する場合、使用頻度の低いプログラムの実行中にエントリ置換が発生すると、その後、使用頻度の高いプログラムの実行中にエントリ置換が多発してしまう。すなわち、ＴＬＢの効果を十分に享受できなくなってしまう。
【０００６】
この問題を解決するために、エントリ置換の禁止（エントリロック）機能を有するＴＬＢが提案されている（例えば、特許文献１参照）。この種のＴＬＢでは、各エントリは、置換禁止ビットを有している。使用頻度の高い（リアルタイム性が要求されるなどの）プログラムのためのアドレス変換情報、すなわちＴＬＢに常駐させる必要のあるアドレス変換情報が登録されるエントリの置換禁止ビットがセットされる。置換禁止ビットがセットされているエントリは、エントリ置換の候補から除外される。
【０００７】
【特許文献１】
特開平４−３３８８４８号公報
【０００８】
【発明が解決しようとする課題】
前述のようなエントリロック機能を有するＴＬＢでは、エントリ置換が発生したときに、全てのエントリの置換禁止ビットがセットされている場合、エントリ置換を実施できなくなってしまう。このため、プログラムの実行が停止してしまう。すなわち、システムが正常に動作できなくなってしまう。
また、エントリロック用と非エントリロック用とに分割されたＴＬＢでは、アドレス変換の実施時に、両方のＴＬＢを同時に検索しなければならない。両方のＴＬＢを同時にアクセスするためには、ポート数を増やす（多ポート化する）等の対応が必要となり、回路構成が複雑になってしまう。このため、回路規模が増大してしまう。
【０００９】
さらに、例えば、２ウェイセットアソシアティブ方式のＴＬＢを有するＶＬＩＷ（Very Long Instruction Word）方式のマイクロプロセッサでは、ＴＬＢにおいて、同一のＶＬＩＷ命令内でエントリ置換が連続して発生すると、両ウェイのエントリのいずれかの置換禁止ビットがセットされていない場合でも、エントリ置換を実施できなくなってしまう場合がある。
【００１０】
本発明の目的は、ＴＬＢを有するマイクロプロセッサにおいて、回路構成を複雑にすることなく、エントリ置換が実施できなくなることを防止することにある。
【００１１】
【課題を解決するための手段】
請求項１のマイクロプロセッサでは、変換索引バッファは、仮想アドレスから物理アドレスへの変換により得られるアドレス変換情報が登録される複数のエントリを有している。エントリは、登録されるアドレス変換情報の常駐が必要なときにセットされるプライオリティビットをそれぞれ有している。変換索引バッファを制御する制御回路は、エントリの登録内容を入れ替えるエントリ置換が発生したときに、全てのエントリのプライオリティビットがセットされている場合、プライオリティビットに拘わらず、最古に参照されたエントリをエントリ置換の対象として選択する。
【００１２】
全てのエントリのプライオリティビットがセットされている場合であっても、エントリ置換を実施できる。すなわち、エントリ置換が実施できなくなることを防止でき、プログラムの実行が停止することを回避できる。換言すれば、システムの正常動作を保証できる。
また、プライオリティビットに拘わらず、最も以前に参照されたエントリがエントリ置換の対象として選択されるため、エントリ置換に伴うアドレス変換のためのオーバヘッドの増大を最小にできる。
【００１３】
さらに、プライオリティビットを参照してエントリ置換の対象を選択することで、回路構成を複雑にすることなく、エントリ置換が実施できなくなることを防止できる。
請求項１のマイクロプロセッサでは、制御回路は、エントリ置換が発生したときに、１つのエントリのプライオリティビットがリセットされている場合、プライオリティビットがリセットされているエントリをエントリ置換の対象として選択する。制御回路は、エントリ置換が発生したときに、複数のエントリのプライオリティビットがリセットされている場合、プライオリティビットがリセットされている複数のエントリのうち最古に参照されたエントリをエントリ置換の対象として選択する。
【００１４】
プライオリティビットがセットされているエントリは、エントリ置換の候補から除外されるため、常駐が必要なアドレス変換情報は変換索引バッファに常駐できる。すなわち、アドレス変換のためのオーバヘッドを低減できる。
また、プライオリティビットがリセットされている少なくとも１つのエントリのうち最も以前に参照されたエントリがエントリ置換の対象として選択される。このため、エントリ置換に伴うアドレス変換のためのオーバヘッドの増大を最小にできる。
【００１５】
請求項１のマイクロプロセッサでは、１つのＶＬＩＷ命令に配置された複数の命令を並列実行するＶＬＩＷ方式が採用されている。変換索引バッファは、２ウェイセットアソシアティブ方式を採用している。検出回路は、同一のＶＬＩＷ命令内でエントリ置換が連続して発生したことを検出する。制御回路は、検出回路により、同一のＶＬＩＷ命令内でのエントリ置換の連続発生が検出されたときに、プライオリティビットに拘わらず、以前に参照されたエントリをエントリ置換の対象として選択する。
【００１６】
同一のＶＬＩＷ命令内でエントリ置換が連続して発生した場合であっても、エントリ置換を実施できる。すなわち、２ウェイセットアソシアティブ方式の変換索引バッファを有するＶＬＩＷ方式のマイクロプロセッサにおいても、エントリ置換が実施できなくなることを防止でき、プログラムの実行が停止することを回避できる。換言すれば、システムの正常動作を保証できる。
【００１７】
請求項２のマイクロプロセッサでは、検出回路は、保持回路、比較器およびフラグを有している。保持回路は、前回のエントリ置換が発生したときのＶＬＩＷ命令の格納先アドレスを保持する。比較器は、エントリ置換が発生したときのＶＬＩＷ命令の格納先アドレスと保持回路が保持しているアドレスとを比較する。フラグは、比較器により、アドレスの一致が検出されたときにセットされる。制御回路は、フラグがセットされているときに、プライオリティビットに拘わらず、以前に参照されたエントリをエントリ置換の対象として選択する。
【００１８】
比較器によるアドレスの比較結果に応じてフラグをセットするため、フラグを参照するだけで、同一のＶＬＩＷ命令内でエントリ置換が連続して発生したか否かを判定できる。すなわち、フラグを設けることで、同一のＶＬＩＷ命令内でエントリ置換が連続して発生したか否かを容易に認識できる。
請求項３のマイクロプロセッサでは、フラグは、ＶＬＩＷ命令の格納先アドレスの遷移に応答してリセットされる。フラグをリセットすることで、プライオリティビットを再度有効にできる。
【００１９】
請求項４のマイクロプロセッサでは、検出回路は、ＶＬＩＷ命令の格納先アドレスの遷移を検出するアドレス検出器を有している。フラグは、アドレス検出器により、ＶＬＩＷ命令の格納先アドレスの遷移が検出されたときにリセットされる。アドレス検出器を設けることで、フラグを容易にリセットできる。
請求項５のマイクロプロセッサでは、割込制御回路は、プログラムの実行を中断させるために発生される複数の割込要求を管理する。フラグは、エントリ置換のための割込要求を除く割込要求の受諾に応答してリセットされる。フラグをリセットすることで、プライオリティビットを再度有効にできる。
【００２０】
請求項６のマイクロプロセッサでは、割込制御回路は、受諾された割込要求の要因を検出する割込検出器を有している。フラグは、割込検出器により、受諾された割込要求はエントリ置換のための割込要求ではないことが検出されたときにリセットされる。割込検出器を設けることで、フラグを容易にリセットできる。
【００２１】
【発明の実施の形態】
以下、図面を用いて実施形態を説明する。
図１は、本発明のマイクロプロセッサの第１の実施形態を示している。なお、図１は、マイクロプロセッサのアドレス変換に関する部分を示している。
マイクロプロセッサ１００は、仮想記憶方式を採用しており、ＣＰＵ１０および主記憶１８を有している。
【００２２】
ＣＰＵ１０は、ＤＡＴ１２（Dynamic Address Translator）を有し、主記憶１８内のプログラムに従って動作する。ＤＡＴ１２は、プログラムの実行中に仮想アドレスを物理アドレスに変換（アドレス変換）するハードウェア機構であり、ＴＬＢ１４（Translation Look-aside Buffer）および制御回路１６を有している。
【００２３】
ＴＬＢ１４は、２ウェイセットアソシアティブ方式（セット数：ｎ）の連想メモリとして構成されている。ＴＬＢ１４は、アドレス変換により得られるアドレス変換情報が登録されるｎ個のエントリをウェイW0、W1毎に有している。エントリは、プライオリティビットPBをそれぞれ有している。プライオリティビットPBは、登録されるアドレス変換情報の常駐が必要なとき（優先度が高いとき）に”１”にセットされ、登録されるアドレス変換情報の常駐が比較的必要ないとき（優先度が低いとき）に”０”にリセットされる。
【００２４】
ＴＬＢ１４は、セット毎にＬＲＵビットLBを有している。ＬＲＵビットLBは、対応するセットにおいて、ウェイW0のエントリが参照されたときに”１”にセットされ、ウェイW1のエントリが参照されたときに”０”にリセットされる。
制御回路１６は、エントリ置換（エントリの登録内容の入れ替え）が発生したときに、仮想アドレスに対応するセットにおいて、ウェイW0のエントリのプライオリティビットPBとウェイW1のエントリのプライオリティビットPBとが共に”１”である場合（ケース１）、プライオリティビットPBを無視し、以前に参照されたエントリを置換対象エントリ（エントリ置換の対象）として選択する。ここで、アドレス変換表２０を用いたアドレス変換により得られたアドレス変換情報を、仮想アドレスに対応するセットにおけるエントリのいずれかに登録されているアドレス変換情報と入れ替えるエントリ置換は、仮想アドレスに対応するアドレス変換情報がＴＬＢ１４内に存在しない場合に発生する。
【００２５】
制御回路１６は、エントリ置換が発生したときに、仮想アドレスに対応するセットにおいて、ウェイW0のエントリのプライオリティビットPBとウェイW1のエントリのプライオリティビットPBとのいずれかが”０”である場合（ケース２）、プライオリティビットが”０”であるエントリを置換対象エントリとして選択する。
【００２６】
制御回路１６は、エントリ置換が発生したときに、仮想アドレスに対応するセットにおいて、ウェイW0のエントリのプライオリティビットPBとウェイW1のエントリのプライオリティビットPBとが共に”０”である場合（ケース３）、以前に参照されたエントリを置換対象エントリとして選択する。
制御回路１６の置換対象エントリの選択は、例えば、ＬＲＵアルゴリズムに基づいて実施される。すなわち、制御回路１６は、ケース１またはケース３において、仮想アドレスに対応するセットのＬＲＵビットLBが”１”である場合、ウェイW1のエントリを置換対象エントリとして選択する。制御回路１６は、ケース１またはケース３において、仮想アドレスに対応するセットのＬＲＵビットLBが”０”である場合、ウェイW0のエントリを置換対象エントリとして選択する。
【００２７】
主記憶１８は、各種プログラム、データなどと共に、アドレス変換表２０を格納している。アドレス変換表２０は、セグメントテーブル、ページテーブル等で構成される周知のテーブルである。
ここで、第１の実施形態におけるＴＬＢ制御について説明する。
図２は、第１の実施形態におけるＴＬＢ制御を示している。
【００２８】
以下のＴＬＢ制御は、ＣＰＵ１０が主記憶１８内のプログラム（オペレーティングシステム）に従って動作することで実施される。
ステップＳ１１０において、ＣＰＵ１０は、仮想アドレスに対応するアドレス変換情報がＴＬＢ１４内に存在するか否かを判定する。仮想アドレスに対応するアドレス変換情報がＴＬＢ１４内に存在する場合（ＴＬＢヒット）、即ちエントリ置換が発生しない場合、ＴＬＢ制御は完了する。仮想アドレスに対応するアドレス変換情報がＴＬＢ１４内に存在しない場合（ＴＬＢミス）、即ちエントリ置換が発生する場合、ＴＬＢ制御はステップＳ１２０に移行する。
【００２９】
ステップＳ１２０において、ＣＰＵ１０は、主記憶１８内のアドレス変換表２０を参照して、仮想アドレスから物理アドレスへの変換（アドレス変換）を実施する。この後、ＴＬＢ制御はステップＳ１３０に移行する。
ステップＳ１３０において、ＣＰＵ１０は、仮想アドレスに対応するセットにおいて、プライオリティビットPBが”０”であるエントリが１つ存在するか否かを判定する。プライオリティビットPBが”０”であるエントリが１つ存在する場合、ＴＬＢ制御はステップＳ１４０に移行する。全てのエントリのプライオリティビットPBが”０”である場合、または全てのエントリのプライオリティビットPBが”１”である場合、ＴＬＢ制御はステップＳ１５０に移行する。
【００３０】
ステップＳ１４０において、制御回路１６は、仮想アドレスに対応するセットにおいて、プライオリティビットPBが”０”であるエントリを置換対象エントリとして選択する。プライオリティビットPBが”１”であるエントリは、置換対象エントリとして選択されないため、常駐が必要なアドレス変換情報はＴＬＢ１４から追い出されない。このため、アドレス変換のためのオーバヘッドが低減される。この後、ＴＬＢ制御はステップＳ１６０に移行する。
【００３１】
ステップＳ１５０において、制御回路１６は、仮想アドレスに対応するセットにおいて、プライオリティビットPBに拘わらず、ＬＲＵビットLBを用いて（ＬＲＵアルゴリズムに基づいて）、以前に参照されたエントリを置換対象として選択する。全てのエントリのプライオリティビットPBが”１”である場合でも、置換対象エントリを選択するため、エントリ置換が実施できなくなることが防止される。プライオリティビットPBに拘わらず、以前に参照されたエントリが置換対象エントリとして選択されるため、エントリ置換に伴うアドレス変換のためのオーバヘッドの増大が抑制される。この後、ＴＬＢ制御はステップＳ１６０に移行する。
【００３２】
ステップＳ１６０において、ＣＰＵ１０は、ステップＳ１４０またはステップＳ１５０により選択された置換対象エントリに登録されているアドレス変換情報を追い出し、ステップＳ１２０により得られたアドレス変換情報を登録する。すなわち、エントリ置換が実施される。また、置換対象エントリのプライオリティビットPBは、アドレス変換表２０により、登録されるアドレス変換情報の常駐が指定されている場合、”１”にセットされる。置換対象エントリのプライオリティビットPBは、アドレス変換表２０により、登録されるアドレス変換情報の常駐が指定されていない場合、”０”にリセットされる。さらに、仮想アドレスに対応するセットのＬＲＵビットLBは、置換対象エントリがウェイW0のエントリである場合、”１”にセットされる。仮想アドレスに対応するセットのＬＲＵビットLBは、置換対象エントリがウェイW1のエントリである場合、”０”にリセットされる。これにより、ＴＬＢ制御は完了する。
【００３３】
以上、第１の実施形態では、次の効果が得られる。
全てのエントリのプライオリティビットPBが”１”である場合でも、エントリ置換を実施できる。すなわち、エントリ置換が実施できなくなることを防止でき、プログラムの実行が停止することを回避できる。換言すれば、システムの正常動作を保証できる。
【００３４】
最も以前に参照されたエントリがエントリ置換の対象として選択されるため、エントリ置換に伴うアドレス変換のためのオーバヘッドの増大を最小にできる。
プライオリティビットPBを参照してエントリ置換の対象を選択することで、回路構成を複雑にすることなく、エントリ置換が実施できなくなることを防止できる。
【００３５】
プライオリティビットPBが”１”であるエントリは、エントリ置換の候補から除かれるため、常駐が必要なアドレス変換情報はＴＬＢ１４に常駐できる。すなわち、アドレス変換のためのオーバヘッドを低減できる。
図３は、本発明のマイクロプロセッサの第２の実施形態を示している。
【００３６】
マイクロプロセッサ２００は、１つのＶＬＩＷ命令に配置された複数の命令を並列的に実行するＶＬＩＷ方式を採用している。マイクロプロセッサ２００は、ＣＰＵ３０、割込制御回路INTC1、ＳＤＲＡＭインタフェースSIFを有している。
ＣＰＵ３０は、バスインタフェースBIF、システムユニットSU、整数ユニットIU、浮動小数点ユニットFUを有している。
【００３７】
バスインタフェースBIFは、ＣＰＵ３０とマイクロプロセッサ２００内の周辺回路とのインタフェースとして動作する。
システムユニットSUは、ＤＡＴ１２ａ、命令キャッシュICAC、データキャッシュDCACを有している。ＤＡＴ１２ａは、第１の実施形態のＴＬＢ１４および制御回路１６と同様のＴＬＢおよび制御回路を有している。命令キャッシュICACおよびデータキャッシュDCACは、タグ領域とデータ領域とから構成され、ＴＬＢヒット時にアクセスの対象となるメモリである。
【００３８】
整数ユニットIUは、汎用処理のための整数命令を実行する。浮動小数点ユニットFUは、画像や音声などのメディア処理のための浮動小数点命令を実行する。
割込制御回路INTC1は、プログラムの実行を中断させるために発生される複数の割込要求を管理する。ＳＤＲＡＭインタフェースSIFは、ＳＤＲＡＭで構成される主記憶１８ａとのインタフェースとして動作する。主記憶１８ａは、第１の実施形態のアドレス変換表２０と同様のアドレス変換表を格納している。
【００３９】
図４は、第２の実施形態における割込制御回路INTC1の要部を示している。
割込制御回路INTC1は、優先順位判定回路PDCおよび検出回路DC1を有している。
優先順位判定回路PDCは、活性化した割込要求信号を予め設定された優先順位やマスク情報を用いて受け付け、受け付けた割込要求信号に対応する割込コードICODEを生成する。
【００４０】
検出回路DC1は、保持回路REG、論理積回路AND、比較器CMP、アドレス検出器ADおよびフラグFを有している。
保持回路REGは、例えば、ラッチ回路により構成され、ＴＬＢミス割込要求（エントリ置換のための割込要求）を示す割込要求信号TLBIの非活性化に応答して、ＶＬＩＷ仮想アドレス（ＶＬＩＷ命令の格納先アドレス）VVAを取り込む。すなわち、保持回路REGは、前回のＴＬＢミス時（エントリ置換が発生したとき）のＶＬＩＷ仮想アドレスを保持している。保持回路REGは、保持しているアドレスVVA１を出力する。
【００４１】
論理積回路ANDは、割込要求信号TLBIの活性化中に、ＶＬＩＷ仮想アドレスVVAをアドレスVVA2として出力する。
比較器CMPは、アドレスVVA1とアドレスVV2とを比較する。比較器CMPは、アドレスの一致を検出したときに、ワンショットパルス信号であるフラグセット信号FSを出力する。
【００４２】
アドレス検出器ADは、ＶＬＩＷ仮想アドレスVVAの遷移を検出する。アドレス検出器ADは、ＶＬＩＷ仮想アドレスVVAの遷移を検出したときに、ワンショットパルス信号であるフラグリセット信号FR1を出力する。
フラグFは、比較器CMPから出力されるフラグセット信号FSの立ち上がりエッジに応答して、”１”にセットされる。フラグFは、アドレス検出器ADから出力されるフラグリセット信号FR1の立ち上がりエッジに応答して、”０”にリセットされる。これにより、フラグFを参照するだけで、同一のＶＬＩＷ命令内でエントリ置換が連続して発生したことが容易に認識される。
【００４３】
図５は、第２の実施形態におけるＴＬＢ制御を示している。
以下のＴＬＢ制御は、第１の実施形態と同様に、ＣＰＵ３０が主記憶１８ａ内のプログラム（オペレーティングシステム）に従って動作することで実施される。なお、図２で説明した処理と同一の処理には、同一の符号を付している。
まず、第１の実施形態と同様に、ステップＳ１１０、Ｓ１２０の処理が順次実施される。
【００４４】
ステップＳ２１０において、ＣＰＵ３０は、検出回路DC1のフラグFが”１”であるか否かを判定する。フラグFが”１”である場合、ＴＬＢ制御はステップＳ１５０に移行する。そして、第１の実施形態と同様に、ステップＳ１５０以降の処理が順次実施される。フラグFが”０”である場合、ＴＬＢ制御はステップＳ１３０に移行する。そして、第１の実施形態と同様に、ステップＳ１３０以降の処理が順次実施される。
【００４５】
以上、第２の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、同一のＶＬＩＷ命令内でエントリ置換が連続して発生した場合であっても、エントリ置換を実施できる。すなわち、２ウェイセットアソシアティブ方式のＴＬＢ１４を有するＶＬＩＷ方式のマイクロプロセッサ２００においても、エントリ置換が実施できなくなるのを防止でき、プログラムの実行が停止することを回避できる。換言すれば、システムの正常動作を保証できる。
【００４６】
比較器CMPによるアドレスの比較結果に応じてフラグFをセットするため、フラグFを参照するだけで、同一のＶＬＩＷ命令内でエントリ置換が連続して発生したか否かを判定できる。すなわち、フラグFを設けることで、同一のＶＬＩＷ命令内でエントリ置換が連続して発生したか否かを容易に認識できる。
フラグFをリセットすることで、プライオリティビットPBを再度有効にできる。アドレス検出器ADを設けることで、フラグFを容易にリセットできる。
【００４７】
図６は、本発明のマイクロプロセッサの第３の実施形態を示している。第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
マイクロプロセッサ３００は、第２の実施形態の割込制御回路INTC1に代えて、割込制御回路INTC2を有している。その他の構成は、第２の実施形態のマイクロプロセッサ２００と同一である。
【００４８】
図７は、第３の実施形態における割込制御回路INTC2の要部を示している。
割込制御回路INTC2は、第２の実施形態の検出回路DC1に代えて、検出回路DC2を有している。検出回路DC2は、第２の実施形態のアドレス検出器ADに代えて、割込検出器IDを有している。その他の構成は、第２の実施形態の割込制御回路INTC1と同一である。
【００４９】
割込検出器IDは、優先順位判定回路PDCが生成した割込コードICODEと割込要求信号TLBIに対応する割込コードとの不一致を検出する。割込検出器IDは、割込コードの不一致（受け付けられた割込要求信号は割込要求信号TLBIではないこと）を検出したときに、ワンショットパルス信号であるフラグリセット信号FR2を出力する。
【００５０】
フラグFは、比較器CMPから出力されるフラグセット信号FSの立ち上がりエッジに応答して、”１”にセットされる。フラグFは、割込検出器IDから出力されるフラグリセット信号FR2の立ち上がりエッジに応答して、”０”にリセットされる。これにより、フラグFを参照するだけで、同一のＶＬＩＷ命令内でエントリ置換が連続して発生したことが容易に認識される。また、フラグFがリセットされることで、プライオリティビットPBは、再度有効になる。
【００５１】
以上、第３の実施形態でも、第１および第２の実施形態と同様の効果が得られる。
なお、第１の実施形態では、ＴＬＢが２ウェイセットアソシアティブ方式で構成された例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、ＴＬＢは、４ウェイセットアソシアティブ方式で構成されてもよい。
【００５２】
図８は、４ウェイセットアソシアティブ方式のＴＬＢにおける置換対象エントリの選択を示している。
４つのウェイW0〜W3を有するＴＬＢは、セット毎に６ビットのＬＲＵビットLB01、LB02、LB03、LB12、LB13、LB23を有している。ＬＲＵビットLB01は、ウェイW0のエントリとウェイW1のエントリとの関係を示している。ＬＲＵビットLB01が”１”であることは、ウェイW1のエントリがウェイW0のエントリより以前に参照されたことを表す。ＬＲＵビットLB01が”０”であることは、ウェイW0のエントリがウェイW1のエントリより以前に参照されたことを表す。同様に、ＬＲＵビットLB02、LB03、LB12、LB13、LB23は、ウェイW0のエントリとウェイW2のエントリとの関係、ウェイW0のエントリとウェイW3のエントリとの関係、ウェイW1のエントリとウェイW2のエントリとの関係、ウェイW1のエントリとウェイW3のエントリとの関係、ウェイW2のエントリとウェイW3のエントリとの関係をそれぞれ示している。仮想アドレスに対応するセットにおいて、ＬＲＵビットLB01、LB02、LB03、LB12、LB13、LB23を用いることで、最も以前に参照されたエントリを置換対象エントリとして容易に選択できる。
【００５３】
また、例えば、仮想アドレスに対応するセットにおいて、ウェイW0のエントリのプライオリティビットPBのみがセットされた場合、図の右側に示すように、ウェイW0のエントリとは無関係のＬＲＵビットLB12、LB13、LB23のみを用いることで、ウェイW1〜W3のエントリのうち最も以前に参照されたエントリを置換対象エントリとして容易に選択できる。これにより、ウェイW0のエントリは、エントリ置換の候補から除外できる。図中、破線で示したＬＲＵビットLB01、LB02、LB03は、置換対象エントリの選択で使用されないことを示している。
【００５４】
第１の実施形態では、ＴＬＢがセットアソシアティブ方式で構成された例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、ＴＬＢは、フルアソシアティブ方式で構成されてもよい。
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００５５】
【発明の効果】
請求項１のマイクロプロセッサでは、回路構成を複雑にすることなく、エントリ置換が実施できなくなることを防止できる。すなわち、プログラムの実行が停止することを回避できる。換言すれば、システムの正常動作を保証できる。また、エントリ置換に伴うアドレス変換のためのオーバヘッドの増大を最小にできる。
請求項１のマイクロプロセッサでは、常駐が必要なアドレス変換情報は変換索引バッファに常駐できる。すなわち、アドレス変換のためのオーバヘッドを低減できる。また、エントリ置換に伴うアドレス変換のためのオーバヘッドの増大を最小にできる。
【００５６】
請求項１のマイクロプロセッサでは、２ウェイセットアソシアティブ方式の変換索引バッファを有するＶＬＩＷ方式のマイクロプロセッサにおいても、エントリ置換が実施できなくなることを防止できる。すなわち、プログラムの実行が停止することを回避できる。換言すれば、システムの正常動作を保証できる。
請求項２のマイクロプロセッサでは、同一のＶＬＩＷ命令内でエントリ置換が連続して発生したか否かを容易に認識できる。
【００５７】
請求項３および請求項５のマイクロプロセッサでは、プライオリティビットを再度有効にできる。
請求項４および請求項６のマイクロプロセッサでは、フラグを容易にリセットできる。
【図面の簡単な説明】
【図１】本発明のマイクロプロセッサの第１の実施形態を示すブロック図である。
【図２】第１の実施形態におけるＴＬＢ制御を示すフローチャートである。
【図３】本発明のマイクロプロセッサの第２の実施形態を示すブロック図である。
【図４】第２の実施形態における割込制御回路の要部を示すブロック図である。
【図５】第２の実施形態におけるＴＬＢ制御を示すフローチャートである。
【図６】本発明のマイクロプロセッサの第３の実施形態を示すブロック図である。
【図７】第３の実施形態における割込制御回路の要部を示すブロック図である。
【図８】４ウェイセットアソシアティブ方式のＴＬＢにおける置換対象エントリの選択を示す説明図である。
【符号の説明】
１０、３０ ＣＰＵ
１２、１２ａ 動的アドレス変換機構（ＤＡＴ）
１４ 変換索引バッファ（ＴＬＢ）
１６ 制御回路
１８、１８ａ 主記憶
２０ アドレス変換表
１００、２００、３００ マイクロプロセッサ
AD アドレス検出器
AND 論理積回路
BIF バスインタフェース
CMP 比較器
DC1、DC2 検出回路
DCAC データキャッシュ
F フラグ
FU 浮動小数点ユニット
ID 割込検出器
ICAC 命令キャッシュ
INTC1、INTC2 割込制御回路
IU 整数ユニット
LB、LB01、LB02、LB03、LB12、LB13、LB23 ＬＲＵビット
PB プライオリティビット
PDC 優先順位判定回路
REG 保持回路
SIF ＳＤＲＡＭインタフェース
SU システムユニット
W0、W1、W2、W3 ウェイ
【発明の属する技術分野】
本発明は、マイクロプロセッサに関し、特に、変換索引バッファ（ＴＬＢ：Translation Look-aside Buffer）を有するマイクロプロセッサに関する。
【０００２】
【従来の技術】
仮想記憶方式のコンピュータでは、仮想アドレス（Virtual Address）から物理アドレス（Physical Address）への変換（アドレス変換）をプログラムの実行中に実施する必要がある。アドレス変換のためのハードウェア機構は、動的アドレス変換機構（ＤＡＴ：Dynamic Address Translator）と呼ばれる。ＤＡＴは、アドレス変換表（セグメントテーブル、ページテーブル等で構成されるテーブル）を参照することで、アドレス変換を実施する。アドレス変換表は、主記憶内に存在し、オペレーティングシステム（ＯＳ：Operating System）によって管理される。アドレス変換表は、例えば、ある仮想ページ番号がどの物理ページ番号に対応するかを示す。
【０００３】
ＤＡＴがアドレス変換の実施毎にアドレス変換表を参照すると、アドレス変換のためのオーバヘッドが増大してしまう。このため、アドレス参照の局所性を考慮して、以前に利用されたアドレス変換情報（仮想ページ番号と物理ページ番号との対）を高速なメモリに登録しておくことが、一般的に行われる。このメモリは、変換索引バッファ（ＴＬＢ）またはアドレス変換バッファ（Address Translation Buffer）と呼ばれる。ＴＬＢは、アドレス変換情報が登録される複数のエントリを有している。
【０００４】
アドレス変換が実施されるときに、仮想アドレスに対応するアドレス変換情報がＴＬＢ内に存在しない場合、アドレス変換表を用いたアドレス変換により得られたアドレス変換情報を、エントリのいずれかに登録されているアドレス変換情報と入れ替える必要がある。すなわち、エントリ置換を実施する必要がある。エントリ置換の対象となるエントリの選択は、例えば、ＬＲＵ（Least Recently Used）アルゴリズムに基づいて実施される。すなわち、アドレス参照の局所性を考慮し、最古に参照されたエントリがエントリ置換の対象として選択される。
【０００５】
しかしながら、例えば、タイムスライス方式のＯＳにおいて、使用頻度の低いプログラムを実行した後に、使用頻度の高いプログラムを実行する場合、使用頻度の低いプログラムの実行中にエントリ置換が発生すると、その後、使用頻度の高いプログラムの実行中にエントリ置換が多発してしまう。すなわち、ＴＬＢの効果を十分に享受できなくなってしまう。
【０００６】
この問題を解決するために、エントリ置換の禁止（エントリロック）機能を有するＴＬＢが提案されている（例えば、特許文献１参照）。この種のＴＬＢでは、各エントリは、置換禁止ビットを有している。使用頻度の高い（リアルタイム性が要求されるなどの）プログラムのためのアドレス変換情報、すなわちＴＬＢに常駐させる必要のあるアドレス変換情報が登録されるエントリの置換禁止ビットがセットされる。置換禁止ビットがセットされているエントリは、エントリ置換の候補から除外される。
【０００７】
【特許文献１】
特開平４−３３８８４８号公報
【０００８】
【発明が解決しようとする課題】
前述のようなエントリロック機能を有するＴＬＢでは、エントリ置換が発生したときに、全てのエントリの置換禁止ビットがセットされている場合、エントリ置換を実施できなくなってしまう。このため、プログラムの実行が停止してしまう。すなわち、システムが正常に動作できなくなってしまう。
また、エントリロック用と非エントリロック用とに分割されたＴＬＢでは、アドレス変換の実施時に、両方のＴＬＢを同時に検索しなければならない。両方のＴＬＢを同時にアクセスするためには、ポート数を増やす（多ポート化する）等の対応が必要となり、回路構成が複雑になってしまう。このため、回路規模が増大してしまう。
【０００９】
さらに、例えば、２ウェイセットアソシアティブ方式のＴＬＢを有するＶＬＩＷ（Very Long Instruction Word）方式のマイクロプロセッサでは、ＴＬＢにおいて、同一のＶＬＩＷ命令内でエントリ置換が連続して発生すると、両ウェイのエントリのいずれかの置換禁止ビットがセットされていない場合でも、エントリ置換を実施できなくなってしまう場合がある。
【００１０】
本発明の目的は、ＴＬＢを有するマイクロプロセッサにおいて、回路構成を複雑にすることなく、エントリ置換が実施できなくなることを防止することにある。
【００１１】
【課題を解決するための手段】
請求項１のマイクロプロセッサでは、変換索引バッファは、仮想アドレスから物理アドレスへの変換により得られるアドレス変換情報が登録される複数のエントリを有している。エントリは、登録されるアドレス変換情報の常駐が必要なときにセットされるプライオリティビットをそれぞれ有している。変換索引バッファを制御する制御回路は、エントリの登録内容を入れ替えるエントリ置換が発生したときに、全てのエントリのプライオリティビットがセットされている場合、プライオリティビットに拘わらず、最古に参照されたエントリをエントリ置換の対象として選択する。
【００１２】
全てのエントリのプライオリティビットがセットされている場合であっても、エントリ置換を実施できる。すなわち、エントリ置換が実施できなくなることを防止でき、プログラムの実行が停止することを回避できる。換言すれば、システムの正常動作を保証できる。
また、プライオリティビットに拘わらず、最も以前に参照されたエントリがエントリ置換の対象として選択されるため、エントリ置換に伴うアドレス変換のためのオーバヘッドの増大を最小にできる。
【００１３】
さらに、プライオリティビットを参照してエントリ置換の対象を選択することで、回路構成を複雑にすることなく、エントリ置換が実施できなくなることを防止できる。
請求項１のマイクロプロセッサでは、制御回路は、エントリ置換が発生したときに、１つのエントリのプライオリティビットがリセットされている場合、プライオリティビットがリセットされているエントリをエントリ置換の対象として選択する。制御回路は、エントリ置換が発生したときに、複数のエントリのプライオリティビットがリセットされている場合、プライオリティビットがリセットされている複数のエントリのうち最古に参照されたエントリをエントリ置換の対象として選択する。
【００１４】
プライオリティビットがセットされているエントリは、エントリ置換の候補から除外されるため、常駐が必要なアドレス変換情報は変換索引バッファに常駐できる。すなわち、アドレス変換のためのオーバヘッドを低減できる。
また、プライオリティビットがリセットされている少なくとも１つのエントリのうち最も以前に参照されたエントリがエントリ置換の対象として選択される。このため、エントリ置換に伴うアドレス変換のためのオーバヘッドの増大を最小にできる。
【００１５】
請求項１のマイクロプロセッサでは、１つのＶＬＩＷ命令に配置された複数の命令を並列実行するＶＬＩＷ方式が採用されている。変換索引バッファは、２ウェイセットアソシアティブ方式を採用している。検出回路は、同一のＶＬＩＷ命令内でエントリ置換が連続して発生したことを検出する。制御回路は、検出回路により、同一のＶＬＩＷ命令内でのエントリ置換の連続発生が検出されたときに、プライオリティビットに拘わらず、以前に参照されたエントリをエントリ置換の対象として選択する。
【００１６】
同一のＶＬＩＷ命令内でエントリ置換が連続して発生した場合であっても、エントリ置換を実施できる。すなわち、２ウェイセットアソシアティブ方式の変換索引バッファを有するＶＬＩＷ方式のマイクロプロセッサにおいても、エントリ置換が実施できなくなることを防止でき、プログラムの実行が停止することを回避できる。換言すれば、システムの正常動作を保証できる。
【００１７】
請求項２のマイクロプロセッサでは、検出回路は、保持回路、比較器およびフラグを有している。保持回路は、前回のエントリ置換が発生したときのＶＬＩＷ命令の格納先アドレスを保持する。比較器は、エントリ置換が発生したときのＶＬＩＷ命令の格納先アドレスと保持回路が保持しているアドレスとを比較する。フラグは、比較器により、アドレスの一致が検出されたときにセットされる。制御回路は、フラグがセットされているときに、プライオリティビットに拘わらず、以前に参照されたエントリをエントリ置換の対象として選択する。
【００１８】
比較器によるアドレスの比較結果に応じてフラグをセットするため、フラグを参照するだけで、同一のＶＬＩＷ命令内でエントリ置換が連続して発生したか否かを判定できる。すなわち、フラグを設けることで、同一のＶＬＩＷ命令内でエントリ置換が連続して発生したか否かを容易に認識できる。
請求項３のマイクロプロセッサでは、フラグは、ＶＬＩＷ命令の格納先アドレスの遷移に応答してリセットされる。フラグをリセットすることで、プライオリティビットを再度有効にできる。
【００１９】
請求項４のマイクロプロセッサでは、検出回路は、ＶＬＩＷ命令の格納先アドレスの遷移を検出するアドレス検出器を有している。フラグは、アドレス検出器により、ＶＬＩＷ命令の格納先アドレスの遷移が検出されたときにリセットされる。アドレス検出器を設けることで、フラグを容易にリセットできる。
請求項５のマイクロプロセッサでは、割込制御回路は、プログラムの実行を中断させるために発生される複数の割込要求を管理する。フラグは、エントリ置換のための割込要求を除く割込要求の受諾に応答してリセットされる。フラグをリセットすることで、プライオリティビットを再度有効にできる。
【００２０】
請求項６のマイクロプロセッサでは、割込制御回路は、受諾された割込要求の要因を検出する割込検出器を有している。フラグは、割込検出器により、受諾された割込要求はエントリ置換のための割込要求ではないことが検出されたときにリセットされる。割込検出器を設けることで、フラグを容易にリセットできる。
【００２１】
【発明の実施の形態】
以下、図面を用いて実施形態を説明する。
図１は、本発明のマイクロプロセッサの第１の実施形態を示している。なお、図１は、マイクロプロセッサのアドレス変換に関する部分を示している。
マイクロプロセッサ１００は、仮想記憶方式を採用しており、ＣＰＵ１０および主記憶１８を有している。
【００２２】
ＣＰＵ１０は、ＤＡＴ１２（Dynamic Address Translator）を有し、主記憶１８内のプログラムに従って動作する。ＤＡＴ１２は、プログラムの実行中に仮想アドレスを物理アドレスに変換（アドレス変換）するハードウェア機構であり、ＴＬＢ１４（Translation Look-aside Buffer）および制御回路１６を有している。
【００２３】
ＴＬＢ１４は、２ウェイセットアソシアティブ方式（セット数：ｎ）の連想メモリとして構成されている。ＴＬＢ１４は、アドレス変換により得られるアドレス変換情報が登録されるｎ個のエントリをウェイW0、W1毎に有している。エントリは、プライオリティビットPBをそれぞれ有している。プライオリティビットPBは、登録されるアドレス変換情報の常駐が必要なとき（優先度が高いとき）に”１”にセットされ、登録されるアドレス変換情報の常駐が比較的必要ないとき（優先度が低いとき）に”０”にリセットされる。
【００２４】
ＴＬＢ１４は、セット毎にＬＲＵビットLBを有している。ＬＲＵビットLBは、対応するセットにおいて、ウェイW0のエントリが参照されたときに”１”にセットされ、ウェイW1のエントリが参照されたときに”０”にリセットされる。
制御回路１６は、エントリ置換（エントリの登録内容の入れ替え）が発生したときに、仮想アドレスに対応するセットにおいて、ウェイW0のエントリのプライオリティビットPBとウェイW1のエントリのプライオリティビットPBとが共に”１”である場合（ケース１）、プライオリティビットPBを無視し、以前に参照されたエントリを置換対象エントリ（エントリ置換の対象）として選択する。ここで、アドレス変換表２０を用いたアドレス変換により得られたアドレス変換情報を、仮想アドレスに対応するセットにおけるエントリのいずれかに登録されているアドレス変換情報と入れ替えるエントリ置換は、仮想アドレスに対応するアドレス変換情報がＴＬＢ１４内に存在しない場合に発生する。
【００２５】
制御回路１６は、エントリ置換が発生したときに、仮想アドレスに対応するセットにおいて、ウェイW0のエントリのプライオリティビットPBとウェイW1のエントリのプライオリティビットPBとのいずれかが”０”である場合（ケース２）、プライオリティビットが”０”であるエントリを置換対象エントリとして選択する。
【００２６】
制御回路１６は、エントリ置換が発生したときに、仮想アドレスに対応するセットにおいて、ウェイW0のエントリのプライオリティビットPBとウェイW1のエントリのプライオリティビットPBとが共に”０”である場合（ケース３）、以前に参照されたエントリを置換対象エントリとして選択する。
制御回路１６の置換対象エントリの選択は、例えば、ＬＲＵアルゴリズムに基づいて実施される。すなわち、制御回路１６は、ケース１またはケース３において、仮想アドレスに対応するセットのＬＲＵビットLBが”１”である場合、ウェイW1のエントリを置換対象エントリとして選択する。制御回路１６は、ケース１またはケース３において、仮想アドレスに対応するセットのＬＲＵビットLBが”０”である場合、ウェイW0のエントリを置換対象エントリとして選択する。
【００２７】
主記憶１８は、各種プログラム、データなどと共に、アドレス変換表２０を格納している。アドレス変換表２０は、セグメントテーブル、ページテーブル等で構成される周知のテーブルである。
ここで、第１の実施形態におけるＴＬＢ制御について説明する。
図２は、第１の実施形態におけるＴＬＢ制御を示している。
【００２８】
以下のＴＬＢ制御は、ＣＰＵ１０が主記憶１８内のプログラム（オペレーティングシステム）に従って動作することで実施される。
ステップＳ１１０において、ＣＰＵ１０は、仮想アドレスに対応するアドレス変換情報がＴＬＢ１４内に存在するか否かを判定する。仮想アドレスに対応するアドレス変換情報がＴＬＢ１４内に存在する場合（ＴＬＢヒット）、即ちエントリ置換が発生しない場合、ＴＬＢ制御は完了する。仮想アドレスに対応するアドレス変換情報がＴＬＢ１４内に存在しない場合（ＴＬＢミス）、即ちエントリ置換が発生する場合、ＴＬＢ制御はステップＳ１２０に移行する。
【００２９】
ステップＳ１２０において、ＣＰＵ１０は、主記憶１８内のアドレス変換表２０を参照して、仮想アドレスから物理アドレスへの変換（アドレス変換）を実施する。この後、ＴＬＢ制御はステップＳ１３０に移行する。
ステップＳ１３０において、ＣＰＵ１０は、仮想アドレスに対応するセットにおいて、プライオリティビットPBが”０”であるエントリが１つ存在するか否かを判定する。プライオリティビットPBが”０”であるエントリが１つ存在する場合、ＴＬＢ制御はステップＳ１４０に移行する。全てのエントリのプライオリティビットPBが”０”である場合、または全てのエントリのプライオリティビットPBが”１”である場合、ＴＬＢ制御はステップＳ１５０に移行する。
【００３０】
ステップＳ１４０において、制御回路１６は、仮想アドレスに対応するセットにおいて、プライオリティビットPBが”０”であるエントリを置換対象エントリとして選択する。プライオリティビットPBが”１”であるエントリは、置換対象エントリとして選択されないため、常駐が必要なアドレス変換情報はＴＬＢ１４から追い出されない。このため、アドレス変換のためのオーバヘッドが低減される。この後、ＴＬＢ制御はステップＳ１６０に移行する。
【００３１】
ステップＳ１５０において、制御回路１６は、仮想アドレスに対応するセットにおいて、プライオリティビットPBに拘わらず、ＬＲＵビットLBを用いて（ＬＲＵアルゴリズムに基づいて）、以前に参照されたエントリを置換対象として選択する。全てのエントリのプライオリティビットPBが”１”である場合でも、置換対象エントリを選択するため、エントリ置換が実施できなくなることが防止される。プライオリティビットPBに拘わらず、以前に参照されたエントリが置換対象エントリとして選択されるため、エントリ置換に伴うアドレス変換のためのオーバヘッドの増大が抑制される。この後、ＴＬＢ制御はステップＳ１６０に移行する。
【００３２】
ステップＳ１６０において、ＣＰＵ１０は、ステップＳ１４０またはステップＳ１５０により選択された置換対象エントリに登録されているアドレス変換情報を追い出し、ステップＳ１２０により得られたアドレス変換情報を登録する。すなわち、エントリ置換が実施される。また、置換対象エントリのプライオリティビットPBは、アドレス変換表２０により、登録されるアドレス変換情報の常駐が指定されている場合、”１”にセットされる。置換対象エントリのプライオリティビットPBは、アドレス変換表２０により、登録されるアドレス変換情報の常駐が指定されていない場合、”０”にリセットされる。さらに、仮想アドレスに対応するセットのＬＲＵビットLBは、置換対象エントリがウェイW0のエントリである場合、”１”にセットされる。仮想アドレスに対応するセットのＬＲＵビットLBは、置換対象エントリがウェイW1のエントリである場合、”０”にリセットされる。これにより、ＴＬＢ制御は完了する。
【００３３】
以上、第１の実施形態では、次の効果が得られる。
全てのエントリのプライオリティビットPBが”１”である場合でも、エントリ置換を実施できる。すなわち、エントリ置換が実施できなくなることを防止でき、プログラムの実行が停止することを回避できる。換言すれば、システムの正常動作を保証できる。
【００３４】
最も以前に参照されたエントリがエントリ置換の対象として選択されるため、エントリ置換に伴うアドレス変換のためのオーバヘッドの増大を最小にできる。
プライオリティビットPBを参照してエントリ置換の対象を選択することで、回路構成を複雑にすることなく、エントリ置換が実施できなくなることを防止できる。
【００３５】
プライオリティビットPBが”１”であるエントリは、エントリ置換の候補から除かれるため、常駐が必要なアドレス変換情報はＴＬＢ１４に常駐できる。すなわち、アドレス変換のためのオーバヘッドを低減できる。
図３は、本発明のマイクロプロセッサの第２の実施形態を示している。
【００３６】
マイクロプロセッサ２００は、１つのＶＬＩＷ命令に配置された複数の命令を並列的に実行するＶＬＩＷ方式を採用している。マイクロプロセッサ２００は、ＣＰＵ３０、割込制御回路INTC1、ＳＤＲＡＭインタフェースSIFを有している。
ＣＰＵ３０は、バスインタフェースBIF、システムユニットSU、整数ユニットIU、浮動小数点ユニットFUを有している。
【００３７】
バスインタフェースBIFは、ＣＰＵ３０とマイクロプロセッサ２００内の周辺回路とのインタフェースとして動作する。
システムユニットSUは、ＤＡＴ１２ａ、命令キャッシュICAC、データキャッシュDCACを有している。ＤＡＴ１２ａは、第１の実施形態のＴＬＢ１４および制御回路１６と同様のＴＬＢおよび制御回路を有している。命令キャッシュICACおよびデータキャッシュDCACは、タグ領域とデータ領域とから構成され、ＴＬＢヒット時にアクセスの対象となるメモリである。
【００３８】
整数ユニットIUは、汎用処理のための整数命令を実行する。浮動小数点ユニットFUは、画像や音声などのメディア処理のための浮動小数点命令を実行する。
割込制御回路INTC1は、プログラムの実行を中断させるために発生される複数の割込要求を管理する。ＳＤＲＡＭインタフェースSIFは、ＳＤＲＡＭで構成される主記憶１８ａとのインタフェースとして動作する。主記憶１８ａは、第１の実施形態のアドレス変換表２０と同様のアドレス変換表を格納している。
【００３９】
図４は、第２の実施形態における割込制御回路INTC1の要部を示している。
割込制御回路INTC1は、優先順位判定回路PDCおよび検出回路DC1を有している。
優先順位判定回路PDCは、活性化した割込要求信号を予め設定された優先順位やマスク情報を用いて受け付け、受け付けた割込要求信号に対応する割込コードICODEを生成する。
【００４０】
検出回路DC1は、保持回路REG、論理積回路AND、比較器CMP、アドレス検出器ADおよびフラグFを有している。
保持回路REGは、例えば、ラッチ回路により構成され、ＴＬＢミス割込要求（エントリ置換のための割込要求）を示す割込要求信号TLBIの非活性化に応答して、ＶＬＩＷ仮想アドレス（ＶＬＩＷ命令の格納先アドレス）VVAを取り込む。すなわち、保持回路REGは、前回のＴＬＢミス時（エントリ置換が発生したとき）のＶＬＩＷ仮想アドレスを保持している。保持回路REGは、保持しているアドレスVVA１を出力する。
【００４１】
論理積回路ANDは、割込要求信号TLBIの活性化中に、ＶＬＩＷ仮想アドレスVVAをアドレスVVA2として出力する。
比較器CMPは、アドレスVVA1とアドレスVV2とを比較する。比較器CMPは、アドレスの一致を検出したときに、ワンショットパルス信号であるフラグセット信号FSを出力する。
【００４２】
アドレス検出器ADは、ＶＬＩＷ仮想アドレスVVAの遷移を検出する。アドレス検出器ADは、ＶＬＩＷ仮想アドレスVVAの遷移を検出したときに、ワンショットパルス信号であるフラグリセット信号FR1を出力する。
フラグFは、比較器CMPから出力されるフラグセット信号FSの立ち上がりエッジに応答して、”１”にセットされる。フラグFは、アドレス検出器ADから出力されるフラグリセット信号FR1の立ち上がりエッジに応答して、”０”にリセットされる。これにより、フラグFを参照するだけで、同一のＶＬＩＷ命令内でエントリ置換が連続して発生したことが容易に認識される。
【００４３】
図５は、第２の実施形態におけるＴＬＢ制御を示している。
以下のＴＬＢ制御は、第１の実施形態と同様に、ＣＰＵ３０が主記憶１８ａ内のプログラム（オペレーティングシステム）に従って動作することで実施される。なお、図２で説明した処理と同一の処理には、同一の符号を付している。
まず、第１の実施形態と同様に、ステップＳ１１０、Ｓ１２０の処理が順次実施される。
【００４４】
ステップＳ２１０において、ＣＰＵ３０は、検出回路DC1のフラグFが”１”であるか否かを判定する。フラグFが”１”である場合、ＴＬＢ制御はステップＳ１５０に移行する。そして、第１の実施形態と同様に、ステップＳ１５０以降の処理が順次実施される。フラグFが”０”である場合、ＴＬＢ制御はステップＳ１３０に移行する。そして、第１の実施形態と同様に、ステップＳ１３０以降の処理が順次実施される。
【００４５】
以上、第２の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、同一のＶＬＩＷ命令内でエントリ置換が連続して発生した場合であっても、エントリ置換を実施できる。すなわち、２ウェイセットアソシアティブ方式のＴＬＢ１４を有するＶＬＩＷ方式のマイクロプロセッサ２００においても、エントリ置換が実施できなくなるのを防止でき、プログラムの実行が停止することを回避できる。換言すれば、システムの正常動作を保証できる。
【００４６】
比較器CMPによるアドレスの比較結果に応じてフラグFをセットするため、フラグFを参照するだけで、同一のＶＬＩＷ命令内でエントリ置換が連続して発生したか否かを判定できる。すなわち、フラグFを設けることで、同一のＶＬＩＷ命令内でエントリ置換が連続して発生したか否かを容易に認識できる。
フラグFをリセットすることで、プライオリティビットPBを再度有効にできる。アドレス検出器ADを設けることで、フラグFを容易にリセットできる。
【００４７】
図６は、本発明のマイクロプロセッサの第３の実施形態を示している。第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
マイクロプロセッサ３００は、第２の実施形態の割込制御回路INTC1に代えて、割込制御回路INTC2を有している。その他の構成は、第２の実施形態のマイクロプロセッサ２００と同一である。
【００４８】
図７は、第３の実施形態における割込制御回路INTC2の要部を示している。
割込制御回路INTC2は、第２の実施形態の検出回路DC1に代えて、検出回路DC2を有している。検出回路DC2は、第２の実施形態のアドレス検出器ADに代えて、割込検出器IDを有している。その他の構成は、第２の実施形態の割込制御回路INTC1と同一である。
【００４９】
割込検出器IDは、優先順位判定回路PDCが生成した割込コードICODEと割込要求信号TLBIに対応する割込コードとの不一致を検出する。割込検出器IDは、割込コードの不一致（受け付けられた割込要求信号は割込要求信号TLBIではないこと）を検出したときに、ワンショットパルス信号であるフラグリセット信号FR2を出力する。
【００５０】
フラグFは、比較器CMPから出力されるフラグセット信号FSの立ち上がりエッジに応答して、”１”にセットされる。フラグFは、割込検出器IDから出力されるフラグリセット信号FR2の立ち上がりエッジに応答して、”０”にリセットされる。これにより、フラグFを参照するだけで、同一のＶＬＩＷ命令内でエントリ置換が連続して発生したことが容易に認識される。また、フラグFがリセットされることで、プライオリティビットPBは、再度有効になる。
【００５１】
以上、第３の実施形態でも、第１および第２の実施形態と同様の効果が得られる。
なお、第１の実施形態では、ＴＬＢが２ウェイセットアソシアティブ方式で構成された例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、ＴＬＢは、４ウェイセットアソシアティブ方式で構成されてもよい。
【００５２】
図８は、４ウェイセットアソシアティブ方式のＴＬＢにおける置換対象エントリの選択を示している。
４つのウェイW0〜W3を有するＴＬＢは、セット毎に６ビットのＬＲＵビットLB01、LB02、LB03、LB12、LB13、LB23を有している。ＬＲＵビットLB01は、ウェイW0のエントリとウェイW1のエントリとの関係を示している。ＬＲＵビットLB01が”１”であることは、ウェイW1のエントリがウェイW0のエントリより以前に参照されたことを表す。ＬＲＵビットLB01が”０”であることは、ウェイW0のエントリがウェイW1のエントリより以前に参照されたことを表す。同様に、ＬＲＵビットLB02、LB03、LB12、LB13、LB23は、ウェイW0のエントリとウェイW2のエントリとの関係、ウェイW0のエントリとウェイW3のエントリとの関係、ウェイW1のエントリとウェイW2のエントリとの関係、ウェイW1のエントリとウェイW3のエントリとの関係、ウェイW2のエントリとウェイW3のエントリとの関係をそれぞれ示している。仮想アドレスに対応するセットにおいて、ＬＲＵビットLB01、LB02、LB03、LB12、LB13、LB23を用いることで、最も以前に参照されたエントリを置換対象エントリとして容易に選択できる。
【００５３】
また、例えば、仮想アドレスに対応するセットにおいて、ウェイW0のエントリのプライオリティビットPBのみがセットされた場合、図の右側に示すように、ウェイW0のエントリとは無関係のＬＲＵビットLB12、LB13、LB23のみを用いることで、ウェイW1〜W3のエントリのうち最も以前に参照されたエントリを置換対象エントリとして容易に選択できる。これにより、ウェイW0のエントリは、エントリ置換の候補から除外できる。図中、破線で示したＬＲＵビットLB01、LB02、LB03は、置換対象エントリの選択で使用されないことを示している。
【００５４】
第１の実施形態では、ＴＬＢがセットアソシアティブ方式で構成された例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、ＴＬＢは、フルアソシアティブ方式で構成されてもよい。
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００５５】
【発明の効果】
請求項１のマイクロプロセッサでは、回路構成を複雑にすることなく、エントリ置換が実施できなくなることを防止できる。すなわち、プログラムの実行が停止することを回避できる。換言すれば、システムの正常動作を保証できる。また、エントリ置換に伴うアドレス変換のためのオーバヘッドの増大を最小にできる。
請求項１のマイクロプロセッサでは、常駐が必要なアドレス変換情報は変換索引バッファに常駐できる。すなわち、アドレス変換のためのオーバヘッドを低減できる。また、エントリ置換に伴うアドレス変換のためのオーバヘッドの増大を最小にできる。
【００５６】
請求項１のマイクロプロセッサでは、２ウェイセットアソシアティブ方式の変換索引バッファを有するＶＬＩＷ方式のマイクロプロセッサにおいても、エントリ置換が実施できなくなることを防止できる。すなわち、プログラムの実行が停止することを回避できる。換言すれば、システムの正常動作を保証できる。
請求項２のマイクロプロセッサでは、同一のＶＬＩＷ命令内でエントリ置換が連続して発生したか否かを容易に認識できる。
【００５７】
請求項３および請求項５のマイクロプロセッサでは、プライオリティビットを再度有効にできる。
請求項４および請求項６のマイクロプロセッサでは、フラグを容易にリセットできる。
【図面の簡単な説明】
【図１】本発明のマイクロプロセッサの第１の実施形態を示すブロック図である。
【図２】第１の実施形態におけるＴＬＢ制御を示すフローチャートである。
【図３】本発明のマイクロプロセッサの第２の実施形態を示すブロック図である。
【図４】第２の実施形態における割込制御回路の要部を示すブロック図である。
【図５】第２の実施形態におけるＴＬＢ制御を示すフローチャートである。
【図６】本発明のマイクロプロセッサの第３の実施形態を示すブロック図である。
【図７】第３の実施形態における割込制御回路の要部を示すブロック図である。
【図８】４ウェイセットアソシアティブ方式のＴＬＢにおける置換対象エントリの選択を示す説明図である。
【符号の説明】
１０、３０ ＣＰＵ
１２、１２ａ 動的アドレス変換機構（ＤＡＴ）
１４ 変換索引バッファ（ＴＬＢ）
１６ 制御回路
１８、１８ａ 主記憶
２０ アドレス変換表
１００、２００、３００ マイクロプロセッサ
AD アドレス検出器
AND 論理積回路
BIF バスインタフェース
CMP 比較器
DC1、DC2 検出回路
DCAC データキャッシュ
F フラグ
FU 浮動小数点ユニット
ID 割込検出器
ICAC 命令キャッシュ
INTC1、INTC2 割込制御回路
IU 整数ユニット
LB、LB01、LB02、LB03、LB12、LB13、LB23 ＬＲＵビット
PB プライオリティビット
PDC 優先順位判定回路
REG 保持回路
SIF ＳＤＲＡＭインタフェース
SU システムユニット
W0、W1、W2、W3 ウェイ
Claims (6)
- 仮想アドレスから物理アドレスへの変換により得られるアドレス変換情報が登録される複数のエントリを有する変換索引バッファと、
前記変換索引バッファを制御する制御回路とを備えたマイクロプロセッサであって、
前記エントリは、登録されるアドレス変換情報の常駐が必要なときにセットされるプライオリティビットをそれぞれ備え、
前記制御回路は、前記エントリの登録内容を入れ替えるエントリ置換が発生したときに、全ての前記エントリの前記プライオリティビットがセットされている場合、前記プライオリティビットに拘わらず、最古に参照されたエントリをエントリ置換の対象として選択し、少なくとも１つの前記エントリの前記プライオリティビットがリセットされている場合、前記プライオリティビットがリセットされている少なくとも１つの前記エントリのうち最古に参照されたエントリをエントリ置換の対象として選択し、
更に、前記マイクロプロセッサは、１つのＶＬＩＷ命令に配置された複数の命令を並列実行するＶＬＩＷ方式を採用するとともに、同一のＶＬＩＷ命令内でエントリ置換が連続して発生したことを検出する検出回路を備え、
前記変換索引バッファは、２ウェイセットアソシアティブ方式を採用し、
前記制御回路は、前記検出回路により、同一のＶＬＩＷ命令内でのエントリ置換の連続発生が検出されたときに、前記プライオリティビットに拘わらず、以前に参照されたエントリをエントリ置換の対象として選択することを特徴とするマイクロプロセッサ。 - 請求項１記載のマイクロプロセッサにおいて、
前記検出回路は、前回のエントリ置換が発生したときのＶＬＩＷ命令の格納先アドレスを保持する保持回路と、エントリ置換が発生したときのＶＬＩＷ命令の格納先アドレスと前記保持回路が保持しているアドレスとを比較する比較器と、前記比較器により、アドレスの一致が検出されたときにセットされるフラグとを備え、
前記制御回路は、前記フラグがセットされているときに、前記プライオリティビットに拘わらず、以前に参照されたエントリをエントリ置換の対象として選択することを特徴とするマイクロプロセッサ。 - 請求項２記載のマイクロプロセッサにおいて、
前記フラグは、ＶＬＩＷ命令の格納先アドレスの遷移に応答してリセットされることを特徴とするマイクロプロセッサ。 - 請求項３記載のマイクロプロセッサにおいて、
前記検出回路は、ＶＬＩＷ命令の格納先アドレスの遷移を検出するアドレス検出器を備え、
前記フラグは、前記アドレス検出器により、ＶＬＩＷ命令の格納先アドレスの遷移が検出されたときにリセットされることを特徴とするマイクロプロセッサ。 - 請求項２記載のマイクロプロセッサにおいて、
プログラムの実行を中断させるために発生される複数の割込要求を管理する割込制御回路を備え、
前記フラグは、エントリ置換のための割込要求を除く割込要求の受諾に応答してリセットされることを特徴とするマイクロプロセッサ。 - 請求項５記載のマイクロプロセッサにおいて、
前記割込制御回路は、受諾された割込要求の要因を検出する割込検出器を備え、
前記フラグは、前記割込検出器により、受諾された割込要求はエントリ置換のための割込要求ではないことが検出されたときにリセットされることを特徴とするマイクロプロセッサ。
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