JPS629944B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はキヤツシユバツフア制御装置に関す
る。特に、主記憶装置（以下メインメモリと称す
る）を共有する複数データ処理装置を備えこれら
データ処理装置の少なくとも１台が前記メインメ
モリの複数データブロツクの写しを１番地あたり
少なくとも１カラムにわたつて保持するキヤツシ
ユバツフアとキヤツシユバツフア制御装置とを備
えたデータ処理システムにおける前記キヤツシユ
バツフア制御装置に関する。

データ処理装置とメインメモリとの動作スピー
ドギヤツプを埋めるため、周知のように、両者の
間に高速・小容量のメモリで構成されるキヤツシ
ユバツフアを設ける方策がよく採用される。メイ
ンメモリを定まつた容量のブロツクに分割し、こ
のブロツクのうちの複数個のブロツクのデータを
キヤツシユバツフアに保持し、メインメモリのど
のデータブロツクがキヤツシユバツフアに保持さ
れているかを示すブロツクアドレス情報をキヤツ
シユバツフアの番地とカラムとで定まる位置に対
応したタグメモリの位置に書き込んでおく。

当該キヤツシユバツフアを使用するデータ処理
装置（以下当該データ処理装置と称する）はキヤ
ツシユバツフアをアクセスする場合に、まずタグ
メモリをアクセスしてアクセスアドレスを含むデ
ータブロツクがキヤツシユバツフアに保持されて
いるか否かを、タグメモリが保持しているブロツ
クアドレス情報を参照することにより調べる。も
し保持していないこと（ミスヒツト）がわかる
と、当該データ処理装置はメインメモリからデー
タを読み出し、このデータを含むデータブロツク
を予め定められた手順によりキヤツシユバツフア
の指定される位置に書き込み、かつ新しくロード
されたデータブロツクに対するブロツクアドレス
情報をキヤツシユバツフアの書替え位置に対応し
たタグメモリの位置に着き込む必要がある。ミス
ヒツトの確率は通常は数パーセントのオーダーに
なるように設計される。

一方、キヤツシユバツフア付中央処理装置の他
に入出力制御装置を備えたデータ処理システム
や、キヤツシユバツフア付プロセツサを少なくと
も１台は含むマルチプロセツサシステムのよう
に、複数のデータ処理装置がメインメモリを共有
するデータ処理システムにおいては、上述のタグ
メモリの更新に他のデータ処理装置（当該データ
処理装置以外のデータ処理装置）のメモリアクセ
ス動作を反映する必要がある。すなわち、他のデ
ータ処理装置がメインメモリをストアアクセスし
た場合に、当該キヤツシユバツフアに対するタグ
メモリの内容は、事実に反するものになるため、
タグメモリの当該位置に保持されているブロツク
アドレス情報を無効化することが必要になつてく
る。

上述のようなキヤツシユバツフアの部分的無効
化を行なうときには、まず当該データブロツクが
キヤツシユバツフアに保持されているか否かを調
べるためのタグメモリへの第１ステツプのアクセ
スが必要である。もし当該データブロツクをキヤ
ツシユバツフアが保持していることがわかると、
これの無効化実行としてのタグメモリへの書込み
を行なうためのタグメモリへの第２ステツプのア
クセスが付随することになる。

当然データ処理装置からのキヤツシユバツフア
へのアクセスを行なうときには、当然ヒツト・ミ
スヒツトを調べるために、無効化のときと同じく
タグメモリへの第１ステツプアクセスが必要であ
り、メインメモリを共有するデータ処理装置が多
くなると、タグメモリへのアクセス権獲得をめぐ
つて、アクセス要求と無効化要求との間の競合が
問題化してくる。

従来のこの種のキヤツシユバツフア制御装置
は、キヤツシユバツフアが保持するデータブロツ
クに対するブロツクアドレス情報をキヤツシユバ
ツフアの番地とカラムとで定まる位置に対応した
位置に保持するタグメモリと、前記キヤツシユバ
ツフアがアクセス要求または他のデータ処理装置
から前記メインメモリへのストアアクセス実行に
伴う部分無効化要求をされたときに前記タグメモ
リから読み出される前記ブロツクアドレス情報に
基づいてヒツト・ミスヒツトの判定およびヒツト
カラムの摘出を行なう比較回路と、前記部分無効
化要求受付け時に前記比較回路がヒツト判定をす
ると前記タグメモリのこのときの位置に関する位
置情報を少なくとも１レベルにわたり、予め定め
られた手順、たとえば先入れ先出し法（FIFO）
にしたがい格納するアドレス指定可能なスタツク
回路と、スタツク回路のいずれかのレベルに位置
情報が格納されていると予め定められた手順、た
とえばFIFOにしたがいこの位置情報により指定
されるタグメモリのブロツクアドレス情報を無効
化するタグメモリ制御回路とを備えている。

このような従来構成においては、たとえば当該
データ処理装置からのアクセス要求受入れに対す
る優先順位を、他データ処理装置からの部分無効
化要求受入れの優先順位より高くする方式の採用
等により、前述のタグメモリへの第１ステツプア
クセスに対する競合問題は解決できるが、通常は
部分無効化実行時の第１ステツプアクセスに連続
して処理される第２ステツプアクセスに対する解
決手段が無いため、この第２ステツプアクセスに
よりアクセス要求に対するタグメモリアクセスが
阻害されることになり、当該データ処理装置の性
能を低下させるという欠点がある。

本発明の目的は当該データ処理装置の性能を向
上させるキヤツシユバツフア制御装置を提供する
ことにある。

本発明の装置はメインメモリを共有する複数デ
ータ処理装置を備えこれらデータ処理装置の少な
くとも１台が前記メインメモリの複数データブロ
ツクの写しを１番地あたり少なくとも１カラムに
わたつて保持するキヤツシユバツフアとキヤツシ
ユバツフア制御装置とを備えたデータ処理システ
ムにおける前記キヤツシユバツフア制御装置にお
いて、 前記キヤツシユバツフアが保持するデータブロ
ツクに関するブロツクアドレス情報を前記キヤツ
シユバツフアの番地とカラムとで定まる位置に対
応した位置に保持するタグメモリと、 前記キヤツシユバツフアがアクセス要求または
他の前記データ処理装置からのメインメモリへの
ストアアクセス実行に伴う部分無効化要求をされ
たときに前記タグメモリから読み出される前記ブ
ロツクアドレス情報を調べてヒツト・ミスヒツト
の判定およびヒツトカラムの摘出を行なう比較回
路と、 前記部分無効化要求に応答して前記比較回路が
ヒツト判定をすると前記タグメモリのヒツトした
位置に対応する位置のビツトをセツト状態にして
保持するカラムメモリと、 前記アクセス要求受付け時に前記比較回路がヒ
ツト判定をすると該ヒツトしたカラムとこのとき
の前記タグメモリへの読出しアドレスに基づいて
読み出される前記カラムメモリの保持内容とをカ
ラム単位に比較し一致するカラムがあれば該カラ
に対応するビツトをリセツトしかつ前記比較回路
におけるヒツト判定を前記ミスヒツト判定と同じ
判定にするキヤツシユ制御回路 とを設けたことを特徴とする。

次に本発明について図面を参照して詳細に説明
する。

第１図は本発明の一実施例をキヤツシユメモリ
８とメインメモリ９とともに示すブロツク図であ
る。

メインメモリ９は各々が16ケの番地を有する
4096K（Ｋ＝1024）ケのブロツクに分割されてお
り、この4096Kケのブロツク（データブロツク）
のうちの256ケのブロツクのデータがキヤツシユ
バツフア８に保持されている。キヤツシユバツフ
ア８は各々が４ケのカラムからなる64ケの番地を
有し、番地とカラムとで定まる256ケの各位置に
上記データブロツク１ケのデータの写しを保持す
るようになつている。

本実施例は切替回路１と、タグメモリ２と、比
較回路３と、置換カラム指定回路４と、カラムメ
モリ５と、キヤツシユ制御回路６と、タグメモリ
制御回路７とから構成されている。

切替回路１は当該データ処理装置からのアクセ
スアドレスＡと他のデータ処理装置からの無効化
要求アドレスＢとを切り替えて、これら２つのア
ドレスのうちから１つのみを選出し、そのうちの
ブロツクアドレスを第１ブロツクアドレスＤと第
２ブロツクアドレスＥとに分割して出力する。第
１ブロツクアドレスＤと第２ブロツクアドレスＥ
はそれぞれ16ビツトと６ビツト構成であり、計22
ビツトにより前記4096Kケのデータブロツクのう
ちの１つを指定する。第２ブロツクアドレスＥは
以下に述べるタグメモリ２、置換カラム指定回路
４およびカラムメモリ５と、キヤツシユバツフア
８とに対するアクセスアドレスとなる。

タグメモリ２はキヤツシユバツフア８が保持す
る256ケのデータブロツクに対する第１ブロツク
アドレスＤを、これとの組になつている第２ブロ
ツクアドレスＥにより指定される64ケの各番地に
４つづつ保持する。

比較回路３は切替回路１が出力する第１ブロツ
クアドレスＤを、これとの組になつている第２ブ
ロツクアドレスＥにより指定され読み出されるタ
グメモリ２の保持内容（第１ブロツクアドレス）
のすべてと比較する。比較の結果によりタグメモ
リ２のいずれかの保持内容と一致すればヒツト信
号Ｆ１およびヒツトカラム情報Ｆ２を、またタグ
メモリ２のいずれの保持内容とも一致しなければ
ミスヒツト信号Ｇをそれぞれ出力する。

カラムメモリ５は他データ処理装置からキヤツ
シユバツフア８を部分的に無効化するための無効
化要求Ｋがありかつこのときの無効化要求アドレ
スＢに対して比較回路３がヒツト信号Ｆ１とヒツ
トカラム情報Ｆ２を出力するときに、このヒツト
カラム情報Ｆ２に対応するビツトをセツト状態
（“１”）にして、無効化要求アドレスＢの第２ブ
ロツクアドレスＥにより指定される番地に書き込
んで保持する。この保持内容はタグメモリ２およ
びキヤツシユバツフア８がアクセスされたときに
アクセスアドレスＡの第２ブロツクアドレスＥに
より指定される番地から読み出される。カラムメ
モリ５はシステム立上げ時等に当該データ処理装
置から供給されるリセツト信号Ｃに応答してリセ
ツト状態（“０”）にされる。

キヤツシユ制御回路６はアクセス要求Ｈがあり
かつ比較回路３がヒツト信号Ｆ１とヒツトカラム
情報Ｆ２とを出力するときに、アクセスアドレス
Ａの第２ブロツクアドレスＥにより指定され読み
出されるカラムメモリ５の保持内容Ｌをヒツトカ
ラム情報とビツト単位にセツト状態を比較する。
比較の結果により一致するセツト状態のビツトが
あるとヒツト信号Ｆ１をミスヒツト信号Ｇと同等
の信号に変えて、この信号または比較回路３から
出力されるミスヒツト信号Ｇがあるときに不適中
信号Ｑを出力し、この不適中信号Ｑを真のミスヒ
ツト信号とする。同時に、一致したビツトを
“０”にリセツトするためのリセツトカラム情報
Ｍをカラムメモリ５に出力する。また、一致する
ビツトが無いときには、ヒツト信号Ｆ１をそのま
ま適中信号Ｐとして出力する。

置換カラム指定回路４はアクセス要求Ｈと読出
しコマンドＵと不適中信号Ｑの入力があるとき
に、アクセスアドレスＡの第２ブロツクアドレス
Ｅにより指定される番地から置換カラム情報Ｊを
読み出す。この置換カラム情報Ｊは適中信号Ｐの
入力ごとにヒツトカラム情報Ｆ２により、また上
記読出しごとに１ビツトづつシフトして書き込ま
れるようになつており、メインメモリ９からロー
ドすべきキヤツシユバツフア８と、このロードに
伴い更新すべきタグメモリ２とのカラムを指定す
るためのものである。

タグメモリ制御回路７は読出しコマンドＵと不
適中信号Ｑの入力があるときに置換カラム情報Ｊ
をカラム指定Ｒとしてタグメモリ２に出力する。
第２図は第１図に示した切替回路１と、タグメモ
リ２と、比較回路３とカラムメモリ５と、キヤツ
シユ制御回路６の詳細回路図を示す。

切替回路１は切替器１１とレジスタ１２（22ビ
ツト構成）とから、またタグメモリ２は64語×64
ビツト／語のランダムアクセスメモリ２１で構成
される。ランダムアクセスメモリ２１の64語のう
ちの１語の選択は第２ブロツクアドレスＥにより
行なわれる。１語を構成する64ビツトは16ビツト
づつの４カラムに分割され、この16ビツトで第１
ブロツクアドレスＤを表現する。

比較回路３は４つの比較器３１，３２，３３お
よび３４とゲート３５とから、またカラムメモリ
５は64語×４ビツト／語のランダムアクセスメモ
リ５１と、14ケのゲート５２〜５Ｆとから構成さ
れ、各ビツトはタグメモリ２と置換カラム指定回
路４のランダムアクセスメモリ４３との各カラム
に対応している。

キヤツシユ制御回路６は７ケのゲート６１〜６
７で構成されている。

さて、切替回路１の切替器１１はアクセス要求
ＨがあるときにはアクセスアドレスＡの、また無
効化要求Ｂがあるときには無効化アドレスＢのそ
れぞれのうちから第１ブロツクアドレスＤと第２
ブロツクアドレスＥとをレジスタ１２に入力させ
る。

第２ブロツクアドレスＥにより指定されるタグ
メモリ２のランダムアクセスメモリの番地の４ケ
の各カラムから、比較回路３の比較器３１〜３４
に保持内容が読み出され、このときの第１ブロツ
クアドレスＤと比較される。

比較の結果により、いずれかの比較器において
一致が検出されると、ゲート３５（論理積回路）
からヒツト信号Ｆ１（“１”）とヒツトカラム情報
Ｆ２とが出力される。ヒツトカラム情報Ｆ２は１
ビツトのみが“１”で、残り３ビツトは“０”の
４ビツトデータである。もし、いずれの比較器に
おいても一致が検出されないときには、ゲート３
５はミスヒツト信号Ｇを出力し、ヒツトカラム情
報Ｆ２はオール“０”になる。

(1) 無効化要求時 無効化要求Ｋが“１”に、アクセス要求Ｈが
“０”の場合である。ゲート３５がビツト信号Ｆ
１を“１”にするときには、上述のようにヒツト
カラム情報Ｆ２のいずれかの１ビツトが“１”で
あるため、カラムメモリ５のゲート５４〜５７
（論理積回路）の対応する１つのゲートにおいて
AND条件が成立する。このAND条件が成立した
ゲートの出力“１”はランダムアクセスメモリ５
１のデータ入力端子DAに入力するとともに、ゲ
ート５Ｃ〜５Ｆ（論理和回路）のうちの対応する
ゲートを経て、ランダムアクセスメモリ５１のラ
イトイネーブル端子WEにも入力する。この結果
により、このときの第２ブロツクアドレスＥと、
ヒツトカラム情報Ｆ２により“１”指定されたカ
ラムとで定まる位置に“１”が書き込まれる。
“０”である残り３ビツトに対応するランダムア
クセスメモリ５１のカラムのライトイネーブル端
子WEには“０”が入力されるため、書込みは行
なわれない。すなわち、それまでの保持内容をそ
のまま保持する。

また、ゲート３５がミスヒツト信号Ｇを出力す
るときには、ヒツトカラム情報Ｆ２はオール
“０”であるため、上述と同じ理由により書込み
は行なわれない。無効化要求Ｋが入力されている
ときには、アクセス要求Ｈの入力はされないよう
になつているため、キヤツシユ制御回路６のゲー
ト６１〜６４（論理積回路）のすべては“０”を
出力する。これにより、ゲート６５（論理積回
路）においてAND条件が成立するようになり、
ヒツト信号Ｆ１はゲート６６（論理積回路）を経
てそのまま出力される。

(2) アクセス要求時 アクセス要求Ｈが“１”に、無効化要求Ｋが
“０”になる場合である。

この場合にはゲート３５がヒツト信号Ｆ１を
“１”にしても、ゲート５４〜５７のすべてにお
いてAND条件が成立せず“０”を出力している
ため、ランダムアクセスメモリ５１への書込みは
行なわれない。

ランダムアクセスメモリ５１からは、ヒツト信
号Ｆ１の内容とは無関係に、第２ブロツクアドレ
スＥにより指定される番地から読出しが行なわれ
このカラムメモリ５の保持内容Ｌがキヤツシユ制
御回路６のゲート６１〜６４においてヒツトカラ
ム情報Ｆ２と比較される。

この比較の結果であるリセツトカラム情報Ｍは
ゲート６５において各ビツトの否定論理積がとら
れることになり、リセツトカラム情報Ｍがオール
“０”、すなわちヒツトカラム情報Ｆ２とカラムメ
モリ５の保持内容Ｌとの間に内容が一致するビツ
トがなければ、ゲート６６はヒツト信号Ｆ１をそ
のまま適中信号Ｐとして出力する。

リセツトカラム情報Ｍがオール“０”でないと
き、すなわちヒツトカラム情報Ｆ２とカラムメモ
リ５の保持内容との間に内容が一致するビツトが
少なくとも１つはある場合には、ゲート６５の出
力は“０”になるため、ゲート６６はヒツト信号
Ｆ１の内容とは無関係に適中信号Ｐを“０”にし
て出力する。つまり、この場合にはヒツト信号Ｆ
１がたとえ“１”であつても真のヒツト信号であ
る適中信号Ｐは“０”になつてしまう。ゲート６
５の否定出力はゲート６７（論理和回路）におい
てミスヒツト信号とORがとられているため、こ
のときには不適中信号Ｑは“１”になり、ヒツト
判定がミスヒツト判定と同じになる。

リセツトカラム情報Ｍがオール“０”でないと
きには、“１”のビツトに対応するゲート５８〜
５Ｂ（論理和回路）のうちのゲートから“１”が
出力されるため、ランダムアクセスメモリ５１の
当該カラムに対応するライトイネーブル端子WE
に“１”が入力して書込みが行なわれる。ただ
し、無効化要求Ｋが“０”であるため、ゲート５
４〜５７すべての出力は“０”であり、データ入
力端子DAすべてに“０”が入力している。した
がつて、“０”が書き込まれることになる。すな
わちこの書込みはカラムメモリ５の保持内容Ｌの
うち“１”であり、かつヒツトカラム情報Ｆ２に
おいても“１”であるビツトに対してのみ有意で
ある。つまり、ヒツト信号Ｆ１をミスヒツト信号
Ｇ扱いにさせる起因となつたカラムメモリ５の保
持内容を“０”にリセツトすることになる。

キヤツシユ制御回路６から出力される適中信号
Ｐはキヤツシユバツフア８に供給されて、当該デ
ータ処理装置はキヤツシユバツフア８をアクセス
する。このとき読出しコマンドＵが“０”であれ
ば、メインメモリ９への書込みも行なわれる。ま
た、適中信号Ｐは読出しコマンドが“１”のとき
置換カラム指定回路４において、このときの第２
ブロツクアドレスＥにより指定される番地に対す
る次の置換カラムを、ヒツトカラム情報Ｆ２に基
づき作成する。

キヤツシユ制御回路６から出力される不適中信
号Ｑはメインメモリ９に供給されて、当該データ
処理装置はメインメモリ９をアクセスする。読出
しコマンドＵが“１”のときには、アクセスされ
たメインメモリ９のデータブロツクの写しがキヤ
ツシユバツフア８に読み出され、このときの第２
ブロツクアドレスＥと置換カラム指定回路４から
出力されている置換カラム情報Ｊとで定まるキヤ
ツシユバツフア８の位置に保持される。

タグメモリ制御回路７に不適中信号Ｑと読出し
コマンドＵの入力があると、置換カラム情報Ｊに
よりカラム指定Ｒをタグメモリ２に出力して、こ
のときの第２ブロツクアドレスＥとカラム指定Ｒ
とで定まるタグメモリ２の位置に、このときの第
１ブロツクアドレスＤを書き込む。すなわち、上
述のロードに伴うタグメモリ２の更新を行なう。

また、不適中信号Ｑと読出しコマンドＵとが共
に“１”のときには、置換カラム指定回路４にお
いて次に出力すべき置換カラム情報Ｊを順送りに
設定する。

以上説明した第１図に示す実施例はタグメモリ
を１ケだけ有しているが、同じ内容を保持するタ
グメモリを２ケ備え、それぞれ当該データ処理装
置からのアクセス要求Ｈと他データ処理装置から
の無効化要求Ｋに対する参照処理（前述の第１ス
テツプアクセス）を分担するようにすることによ
り、前記両要求の競合を緩和して、データ処理シ
ステムの処理性能を向上させるようにしたキヤツ
シユバツフア制御装置が知られている。

第３図はこのような構成のキヤツシユバツフア
制御装置に対して本発明を実施した他の実施例を
キヤツシユバツフア８とメインメモリ９とともに
示すブロツク図である。

本実施例は第１切替回路１００と、第２切替回
路１１０と、第１タグメモリ２００と、第２タグ
メモリ２１０と、第１比較回路３００と、第２比
較回路３１０と置換カラム指定回路４００と、カ
ラムメモリ５００と、キヤツシユ制御回路６００
と、タグメモリ制御回路７００とから構成されて
いる。

第１切替回路１００はアクセス要求Ｈと無効化
要求Ｋのそれぞれに応答して、アクセスアドレス
Ａと無効化要求アドレスＢそれぞれのうちの第２
ブロツクアドレスＥのみを切り替えてカラムメモ
リ５００に供給する。

第２切替回路１１０はタグメモリ制御回路７か
らのタグメモリ更新を指示する制御信号に応答し
て、アクセスアドレスＡまたは無効化アドレスＢ
のうちの第２ブロツクアドレスのみを切り替え出
力し、タグメモリ更新時には第１タグメモリ２０
０と第２タグメモリ２１０とがともにアクセスア
ドレスＡのうちの第２ブロツクアドレスＥにより
アクセスされるようにしている。

このため、第１タグメモリ２００と第２タグメ
モリ２１０とは、同じ位置に同じ内容を保持する
ことになり、それぞれがアクセス要求Ｈと無効化
要求Ｋに対する参照処理を分担できるようになつ
ている。

第１比較回路３００と第２比較回路３１０は、
それぞれアクセス要求Ｈと無効化要求Ｋに対する
ヒツト・ミスヒツト判定とヒツトカラムの摘出を
行なうためのものである。

その他の回路は第１図に示した実施例の対応す
る回路と同様である。

本発明によれば、以上のような構成の採用によ
り、無効化要求受付け時には当該データがキヤツ
シユバツフアに保持されていることがわかつて
も、この保持位置をカラムメモリに登録するだけ
で、タグメモリに対して無効化実行のためのアク
セスをする必要がなくなるため、キヤツシユバツ
フアに対するアクセス要求受付け可能な機会が多
くなり、当該データ処理装置の性能を向上させる
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例、第２図は該実施例
に対する詳細および第３図は本発明の他の実施例
をそれぞれ示す。 １…切替回路、１００…第１切替回路、１１０
…第２切替回路、２…タグメモリ、２００…第１
タグメモリ、２１０…第２タグメモリ、３…比較
回路、３００…第１比較回路、３１０…第２比較
回路、４，４００…置換カラム指定回路、５，５
００…カラムメモリ、６，６００…キヤツシユ制
御回路、７，７００…タグメモリ制御回路、８…
キヤツシユバツフア、９…メインメモリ、１１…
切替器、１２…レジスタ、２１，５１…ランダム
アクセスメモリ、３１，３２，３３，３４…比較
器、３５，５２，５３，５４，５５，５６，５
７，５８，５９，５Ａ，５Ｂ，５Ｃ，５Ｄ，５
Ｅ，５Ｆ，６１，６２，６３，６４，６５，６
６，６７…ゲート、Ａ…アクセスアドレス、Ｂ…
無効化要求アドレス、Ｃ…リセツト信号、Ｄ…第
１ブロツクアドレス、Ｅ…第２ブロツクアドレ
ス、Ｆ１…ヒツト信号、Ｆ２，Ｆ２１，Ｆ２２…
ヒツトカラム情報、Ｇ…ミスヒツト信号、Ｈ…ア
クセス要求、Ｊ…置換カラム情報、Ｋ…無効化要
求、Ｌ…カラムメモリ５の保持内容、Ｍ…リセツ
トカラム情報、Ｐ…適中信号、Ｑ…不適中信号。

Claims (1)

1. 【特許請求の範囲】 １ 主記憶装置を共有する複数データ処理装置を
   備えこれらデータ処理装置の少なくとも１台が前
   記主記憶装置の複数データブロツクの写しを１番
   地あたり少なくとも１カラムにわたつて保持する
   キヤツシユバツフアとキヤツシユバツフア制御装
   置とを備えたデータ処理システムにおける前記キ
   ヤツシユバツフア制御装置において、前記キヤツ
   シユバツフアが保持するデータブロツクに関する
   ブロツクアドレス情報を前記キヤツシユバツフア
   の番地とカラムとで定まる位置に対応した位置に
   保持するタグメモリと、 前記キヤツシユバツフアがアクセス要求または
   他の前記データ処理装置からの前記主記憶装置へ
   のストアアクセス実行に伴う部分無効化要求をさ
   れたときに前記タグメモリから読み出される前記
   ブロツクアドレス情報を調べてヒツト・ミスヒツ
   トの判定およびヒツトカラムの摘出を行なう比較
   回路と、 前記部分無効化要求に応答して前記比較回路が
   ヒツト判定をすると前記タグメモリのヒツトした
   位置に対応する位置のビツトをセツト状態にして
   保持するカラムメモリと、 前記アクセス要求受付け時に前記比較回路がヒ
   ツト判定をすると該ヒツトしたカラムとこのとき
   の前記タグメモリへの読出しアドレスに基づいて
   読み出される前記カラムメモリの保持内容とをカ
   ラム単位に比較し一致するカラムがあれば該カラ
   ムに対応するビツトをリセツトしかつ前記比較回
   路におけるヒツト判定を前記ミスヒツト判定と同
   じ判定にするキヤツシユ制御回路 とを設けたことを特徴とするキヤツシユバツフ
   ア制御装置。