JPS629943B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はキヤツシユバツフア制御装置に関す
る。特に、主記憶装置（以下メインメモリと称す
る）を共有する複数データ処理装置を備えこれら
データ処理装置の少なくとも１台が前記メインメ
モリの複数データブロツクの写しを１番地あたり
少なくとも１カラムにわたつて保持するキヤツシ
ユバツフアとキヤツシユバツフア制御装置とを備
えたデータ処理システムにおけるキヤツシユバツ
フア制御装置に関する。

データ処理装置とメインメモリとの動作スピー
ドギヤツプを埋めるため、周知のように、両者の
間に高速・小容量のメモリで構成されるキヤツシ
ユバツフアを設ける方策がよく採用される。メイ
ンメモリを定まつた容量のブロツクに分割し、こ
のブロツクのうちの複数個のブロツクのデータを
キヤツシユバツフアに保持し、メインメモリのど
のデータブロツクがキヤツシユバツフアに保持さ
れているかを示すブロツクアドレス情報をキヤツ
シユバツフアの番地とカラムとで定まる位置に対
応したタグメモリの位置に書き込んでおく。

当該キヤツシユバツフアを使用するデータ処理
装置（以下当該データ処理装置と称する）はキヤ
ツシユバツフアをアクセスする場合に、まずタグ
メモリをアクセスしてアクセスアドレスを含むデ
ータブロツクがキヤツシユバツフアに保持されて
いるか否かを調べる。もし保持していないこと
（ミスヒツト）がわかると、当該データ処理装置
はメインメモリからデータを読み出し、このデー
タを含むデータブロツクを予め定められた手順に
よりキヤツシユバツフアの指定される位置に書き
込むとともに、新しくロードされたデータブロツ
クに対するブロツクアドレス情報をキヤツシユバ
ツフアの書替え位置に対応したタグメモリの位置
に書き込む必要がある。ミスヒツトの確率は通常
は数パーセントのオーダーになるように設計され
る。

一方、キヤツシユバツフア付中央処理装置の他
に入出力制御装置を備えたデータ処理システム
や、キヤツシユバツフア付プロセツサを少なくと
も１台は含むマルチプロセツサシステムのよう
に、複数のデータ処理がメインメモリを共有する
データ処理システムにおいては、上述のタグメモ
リ更新に他のデータ処理装置（当該データ処理装
置以外のデータ処理装置）のメモリアクセス動作
を反映させる必要がある。すなわち、他のデータ
処理装置がメインメモリをストアアクセスした場
合、当該キヤツシユバツフアに対するタグメモリ
の内容は、事実に反するものになるため、タグメ
モリの当該位置に保持されているブロツクアドレ
ス情報を無効化することが必要になつてくる。

この無効化要求はメインメモリを共有するデー
タ処理装置が多くなるほど頻発し、当該データ処
理装置からのアクセス要求と競合する確率が高く
なつてくる。

従来のこの種のキヤツシユバツフア制御装置
は、キヤツシユバツフアが保持するデータブロツ
クに対するブロツクアドレス情報をキヤツシユバ
ツフアの番地とカラムとで定まる位置に対応した
位置に保持するタグメモリと、前記キヤツシユバ
ツフアがミスヒツトしたときにメインメモリから
新しいデータブロツクをロードすべきキヤツシユ
バツフアのカラムを予め定められた手順により指
定する置換カラム指定回路と、他のデータ処理装
置からのメインメモリへのストアアクセス実行に
伴いキヤツシユバツフアを部分無効化するための
要求があつたときにこの要求の対象となるデータ
ブロツクに対する有効なブロツクアドレス情報が
タグメモリに保持されているとこのタグメモリの
保持位置に関する位置情報とこれの有意性表示フ
ラグと少なくとも１レベルにわたり、たとえば先
入れ先出し法（FIFO）の手順にしたがい格納す
るアドレス指定可能なスタツク回路と、データブ
ロツクロード（以下ロードと略称する）に伴うタ
グメモリの更新を行ないまたスタツク回路のいず
れかのレベルに有意性表示フラグのある位置情報
が格納されていると前記FIFOの手順によりこの
位置情報に対応するタグメモリのブロツクアドレ
ス情報を無効化するタグメモリ制御回路とを備え
ている。

このような従来構成においては、スタツク回路
に位置情報が有意に格納されていればタグメモリ
の当該位置は必ず無効化されてしまうため、ミス
ヒツトが発生してスタツク回路に位置情報が格納
されているタグメモリの位置に対応するキヤツシ
ユバツフアの位置へのロードとタグメモリの更新
とが行なわれても、その後でタグメモリの当該位
置が無効化されることになり、上記ロードされた
データブロツクはキヤツシユバツフアに保持され
ていないと見做されてしまいヒツト率が低下する
という第１の欠点がある。

また、上記ロード後のタグメモリ当該位置の無
効化は不必要な動作であり、このような不必要な
無効化要求のためタグメモリの使用効率が低下す
るという第２の欠点がある。

本発明の目的はヒツト率とタグメモリ使用効率
とを向上させるキヤツシユバツフア制御装置を提
供することにある。

本発明の装置はメインメモリを共有する複数デ
ータ処理装置を備えこれらデータ処理装置の少な
くとも１台が前記メインメモリの複数データブロ
ツクの写しを１番地あたり少なくとも１カラムに
わたつて保持するキヤツシユバツフアとキヤツシ
ユバツフア制御装置とを備えたデータ処理システ
ムにおける前記キヤツシユバツフア制御装置にお
いて、 前記キヤツシユバツフアが保持するデータブロ
ツクに対するブロツクアドレス情報と前記キヤツ
シユバツフアの番地とカラムとで定まる位置に対
応した位置に保持するタグメモリと、 前記キヤツシユバツフアがミスヒツトしたとき
に前記メインメモリから新しいデータブロツクを
ロードすべき前記キヤツシユバツフアのカラムを
予め定められた手順により指定する置換カラム指
定回路と、 他の前記データ処理装置からの前記メインメモ
リへのストアアクセス実行に伴い前記キヤツシユ
バツフアを部分無効化するための要求があつたと
きに該要求の対象となるデータブロツクに対する
有効なブロツクアドレス情報が前記タグメモリに
保持されていると該タグメモリの保持位置に関す
る位置情報とこれの有意性表示フラグとを少なく
とも１レベルにわたり格納するアドレス指定可能
なスタツク回路と、 該スタツク回路のうちの別途通知されるレベル
に格納されている前記有意性表示フラグを解消す
るクリア回路と、 前記キヤツシユバツフアがミスヒツトしたとき
に該キヤツシユバツフアへのアクセスアドレスお
よび前記置換カラム指定回路が指定するカラムを
前記スタツク回路に前記有意性フラグとともに格
納されているすべての前記位置情報と比較し一致
すると当該レベルに格納されている前記有意性表
示フラグを解消させるべく該レベルの情報を前記
クリア回路に通知する比較回路と、 前記ロードに伴う前記ダクメモリの更新を行な
いまた前記スタツク回路のいずれかのレベルに前
記有意性表示フラグがあると予め定められた手順
により該有意性表示フラグのある前記位置情報に
対応する前記タグメモリのブロツクアドレス情報
を無効化しかつ該無効化起因となつた前記有意性
表示フラグを解消させるべく当該レベル情報を前
記クリア回路に通知するタグメモリ制御回路 とを設けたことを特徴とする。

次に本発明について図面を参照して詳細に説明
する。

第１図は本発明の一実施例をキヤツシユメモリ
９とメインメモリ１０とともに示すブロツク図で
ある。

メインメモリ１０は各々が16ケの番地を有する
4096K（Ｋ＝1024）ケのブロツクに分割されてお
り、この4096Kケのブロツク（データブロツク）
のうちの256ケがキヤツシユバツフア９に保持さ
れている。キヤツシユバツフア９は各々が４ケの
カラムからなる64ケの番地を有し、番地とカラム
とで定まる256ケの各位置に上記データブロツク
１ケの写しを保持するようになつている。

本実施例は切替回路１と、タグメモリ２と、第
１比較回路３と、置換カラム指定回路４と、スタ
ツク回路５と、クリア回路６と、第２比較回路７
と、タグメモリ制御回路８とから構成されてい
る。

切替回路１は当該データ処理装置からのアクセ
スアドレスＡと他のデータ処理装置からの無効化
要求アドレスＢと内部発生する無効化アドレスＣ
とを切り替えて、これら３つのアドレスのうちか
ら１つのみを選出し、そのうちのブロツクアドレ
スを第１ブロツクアドレスＤおよび第２ブロツク
アドレスＥとに分割して出力する。第１ブロツク
アドレスＤと第２ブロツクアドレスＥはそれぞれ
16ビツトと６ビツト構成であり、計22ビツトによ
り前記4096Kケのデータブロツクのうちの１つを
指定する。第２ブロツクアドレスＥは以下に述べ
るタグメモリ２および置換カラム指定回路４と、
キヤツシユバツフア９とに対するアクセスアドレ
スとなる。

タグメモリ２はキヤツシユバツフア９が保持す
る256ケのデータブロツクに対する第１ブロツク
アドレスＤとこれの有効性を表示する１ビツトと
を、当該第２ブロツクアドレスＥにより指定され
る64ケの各番地に４組ずつ保持する。

第１比較回路３は切替回路１が出力する第１ブ
ロツクアドレスＤを、これとの組になつている第
２ブロツクアドレスＥにより指定され読み出され
る有効表示のあるタグメモリ２の保持内容（第１
ブロツクアドレス）のすべてと比較する。比較の
結果によりタグメモリ２のいずれかの保持内容と
一致すればヒツト信号Ｆ１およびヒツトカラム情
報Ｆ２を、またタグメモリ２のいずれの保持内容
とも一致しなければミスヒツト信号Ｇをそれぞれ
出力する。

置換カラム指定回路４は当該データ処理装置か
らのアクセス要求Ｈと読出しコマンドＵとがあり
かつ第１比較回路３がミスヒツト信号Ｇを出力し
たときに、メインメモリ１０から新しいデータブ
ロツクをロードすべきキヤツシユバツフア９のカ
ラムを指定するための置換カラム情報Ｊを求め定
められた手順により出力する。

スタツク回路５は、他のデータ処理装置からの
メインメモリ１０へのストアアクセス実行に伴い
キヤツシユバツフア９を部分無効化するための無
効化要求Ｋが他データ処理装置からあるときに、
この無効化要求Ｋの対象となるデータブロツクに
対する有効な第１ブロツクアドレスがタグメモリ
２に保持されていると、第２ブロツクアドレスＥ
とヒツトカラム情報Ｆ２とこれらの有意性表示フ
ラグＰとを前記保持位置に関する位置情報として
格納する。

無効化要求Ｋの対象となるデータブロツクに対
する第１ブロツクアドレスＤのタグメモリ２にお
ける保持有無のチエツクは、切替回路１がこの場
合に出力する無効化要求アドレスＢのうちの第１
ブロツクアドレスＤと、無効化要求アドレスＢの
うちの第２ブロツクアドレスＥによりアクセスさ
れ読み出されるタグメモリ２の有効性表示のある
保持内容とが、第１比較回路３において比較され
ることにより行なわれる。スタツク回路５の格納
スペース（レベル）は４つである。

クリア回路６はスタツク回路５の４つのレベル
のうちの別途通知されるレベルに格納されている
上記有意性表示フラグＰを解消するためのクリア
信号Ｌを出力する。

第２比較回路７はキヤツシユバツフア９がミス
ヒツトしたときに、当該第２ブロツクアドレスＥ
およびこのときの置換カラム情報Ｊを、スタツク
回路５が格納する有意性表示フラグＰ付のすべて
の無効化ブロツク情報Ｍおよび無効化カラム情報
Ｎとそれぞれ比較し、一致するレベルがあると当
該レベルを通知するために一致レベル情報Ｑをク
リア回路６に出力する。

タグメモリ制御回路８はミスヒツト時のロード
に伴うタグメモリ２の更新、および他データ処理
装置からの無効化要求Ｋに対するタグメモリ２の
無効化制御を行なう。無効化はスタツク回路５の
いずれかのレベルに有意性表示フラグＰがあり、
かつアクセス要求Ｈも無効化要求Ｋもないときに
行なわれる。有意性表示フラグＰのあるレベルの
うちから予め定められた手順により、スタツク回
路５のレベルをアクセスし、無効化アドレスＣと
無効化カラムＲとをタグメモリ２に出力して無効
化対象位置を指定し、この無効化対象位置のＶビ
ツトＳに“０”を書き込む。同時に、スタツク回
路５の無効化したレベルについては有意性表示フ
ラグＰを解消するために、解消レベル情報Ｔをク
リア回路６に出力する。

第２図は第１図に示した切替回路１と、タグメ
モリ２と、第１比較回路３と、置換カラム指定回
路４の詳細回路図を示す。

切換回路１は２つの切替器１１および１２と、
レジスタ１３とから構成され、タグメモリ２は64
語×68ビツト／語のランダムアクセスメモリ２１
で構成される。

ランダムアクセスメモリ２１の64語のうちの１
語の選択は第２ブロツクアドレスＥまたは無効化
アドレスＣにより行なわれる。１語あたりの64ビ
ツトは17ビツトずつの４カラムに分割され、さら
に１カラムあたりの17ビツトは第１ブロツクアド
レスＤを表現する16ビツトと、この16ビツトの有
効性を表示する１ビツトのＶビツトＳとから構成
される。

第１比較回路３は４つの比較器３１，３２，３
３および３４とゲート３５とから構成され、置換
カラム指定回路４は２ケのレジスタ４１，４２
（各ビツト構成）と、64語×４ビツト／語のラン
ダムアクセスメモリ４３と、10ケのゲート４４〜
４Ｄ、と、書込みパルス発生器４Ｅと、フリツプ
フロツプ４Ｆとから構成され、周知のラウンドロ
ビン方式のシフト機能を有する。

第３図は第１図に示したスタツク回路５と、ク
リア回路６と、第２比較回路７とタグメモリ制御
回路８の詳細回路図を示す。

スタツク回路５は、各々が６ビツト構成の４ケ
のレジスタ５４，５５，５６および５７と、各々
が各４ビツトの４ケのレジスタ５８，５９，５Ａ
および５Ｂと、４ケのフリツプフロツプ５Ｃ，５
Ｄ，５Ｅおよび５Ｆと、ゲート５１と、カウンタ
５２と、デコーダ５３とから構成されている。同
じ横位置にある各１ケずつの６ビツトレジスタ
と、４ビツトレジスタと、フリツプフロツプから
なる組、たとえばレジスタ５４と、レジスタ５８
と、フリツプフロツプ５Ｃとで１つのレベルを構
成する。

クリア回路６はスタツク回路５の４レベルそれ
ぞれに対応する４ケのゲート６１〜６４、第２比
較回路７は８ケの比較器７１〜７８と５ケのゲー
ト７Ａ〜７Ｅとでそれぞれ構成されている。

タグメモリ制御回路８は４ケの切替器８１〜８
４と、４ビツトのレジスタ８５と、９ケのゲート
８６〜８Ｅと、書込みパルス発生器８Ｈと、デコ
ーダ８Ｆと、カウンタ８Ｇとから構成されてい
る。

なおすべてのレジスタはクロツクに同期して作
動するようになつているが、図面の繁雑化を回避
するため、クロツクの入力表示は省略した。

次に、本実施例の動作を動作モード別に説明す
る。

(1) 読出しアクセス要求時 当該データ処理装置から当キヤツシユバツフア
制御装置に対する読出し要求があつた場合であ
る。前述したような他データ処理装置の定義から
明らかのように、キヤツシユバツフア制御装置が
他データ処理装置からアクセスされることはあり
得ない。

切替回路１の切替器１１はアクセス要求Ｈに応
答して、アクセスアドレスＡのうちの第１ブロツ
クアドレスＤと第２ブロツクアドレスＥとをレジ
スタ１３に出力する。この場合には、アクセス要
求Ｈがあるためタグメモリ制御回路８から切替回
路１に供給されるゲート８Ａの出力Ｖは“０”と
なり、切替器１２はレジスタ１３が保持する第２
ブロツクアドレスＥを出力する。この第２ブロツ
クアドレスＥにより指定されるタグメモリ２の番
地がアクセスされ、４ケすべての保持内容のそれ
ぞれをＶビツトＳとともに第１比較回路３の比較
器３１〜３４に出力する。比較器３１〜３４にお
いては、タグメモリ２からの保持内容のうちのＶ
ビツトＳが“１”である保持内容を、レジスタ１
３からの第１ブロツクアドレスＤと比較してその
一致性有無を調べる。

（1.1） ヒツトした場合 比較器３１〜３４のいずれかにおいて上記一
致性を検出した場合であり、ゲート３５（論理
積回路）はヒツト信号Ｆ１とヒツトカラム情報
Ｆ２とを出力する。ヒツトカラム情報Ｆ２は１
ビツトのみが“１”で、残り３ビツトは“０”
の４ビツトデータである。

アクセスアドレスＡにより指定されるキヤツ
シユバツフア９の番地から当該データ処理装置
へ、図示を省略した手段により、データが読み
出される。

ゲート４Ｃ（論理和回路）を経たヒツト信号
Ｆ１はゲート４Ｄ（論理積回路）においてアク
セス要求Ｈおよび読出しコマンドＵとの論理積
をとり、書込みパルス発生器４Ｅを励起し、レ
ジスタ４１に入力しているヒツトカラム情報Ｆ
２をゲート４４〜４７（否定論理積回路）によ
り、１ビツト右シフトして、ランダムアクセス
メモリ４３に書き込む。このときのランダムア
クセスメモリ４３のストアアドレスは上述のタ
グメモリ２へのアクセスアドレスと同一の第２
ブロツクアドレスＥである。

上述のゲート４４〜４７の右シフトは次のよ
うにして行なわれる。書込みパルス発生器４Ｅ
から書込みパルスがランダムアクセスメモリ４
３に入力する時点には、ランダムアクセスメモ
リ４３は“０”を出力するように構成され、か
つレジスタ４２はヒツト信号Ｆ１により“０”
にクリアされる。このため、ゲート４８〜４Ｂ
（論理積回路）の全出力は“１”になり、レジ
スタ４１から１ビツトだけ右シフトして接続さ
れているゲート４４〜４７にレジスタ４１の出
力が入力され、ランダムアクセスメモリ４３に
書き込まれる。書き込まれたランダムアクセス
メモリ４３の内容はアクセス要求Ｈと読出しコ
マンドＵとが与えられかつミスヒツト信号Ｇが
発生するとレジスタ４２に出力され置換カラム
情報Ｊとなる。

このシフト処理は次に述べるミスヒツト時に
メインメモリ１０からキヤツシユバツフア９に
新しいデータブロツクをロードすべきカラムに
ヒツトカラムの右隣りのカラムを指定するため
のものである。

なお、この場合には無効化要求Ｋは“０”で
あるため、スタツク回路５のゲート５１（論理
積回路）は作動せず、またアクセス要求Ｈが
“１”かつミスヒツト信号Ｇが“０”のためタ
グメモリ制御回路８のゲート８Ｂ（論理和回
路）の出力は“０”になり、タグメモリ制御回
路８は機能しない。

（1.2） ミスヒツトした場合 比較器３１〜３４のいずれにおいても一致性
を検出しなかつた場合であり、ゲート３５はミ
スヒツト信号Ｇを出力する。

当該データ処理装置はアクセスアドレスＡに
より指定されるメインメモリ１０の番地から、
図示を省略した手段によりデータを読み出す。
このデータを含むデータブロツクの写しが、第
２ブロツクアドレスＥによりアクセスされラン
ダムアクセスメモリ４３から読み出されてレジ
スタ４２にセツトされる置換カラム情報Ｊと第
２ブロツクアドレスＥとで定まるキヤツシユバ
ツフア９の位置にメインメモリ１０からロード
される。

ミスヒツト信号Ｇはフリツプフロツプ４Ｆに
おいて１クロツクだけ遅延されて書込みパルス
発生器４Ｄを作動させ、タグメモリ２をアクセ
スしたのと同一の第２ブロツクアドレスにより
指定されるランダムアクセスメモリ４３の番地
に、レジスタ４２の保持内容（置換カラム情報
Ｊ）をゲート４８〜４Ｂとゲート４４〜４７と
で１ビツトだけ右シフトして、書き込む。この
右シフトは、レジスタ４１がミスヒツト信号Ｇ
により“０”クリアされかつランダムアクセス
メモリ４３は前述のように書込みパルス発生器
４Ｄから書込みパルスの入力を受けるときに
“０”が出力されることにより行なわれ、置換
すべきカラムを順送りするためのものである。

ミスヒツト信号Ｇと置換カラム情報Ｊとはそ
れぞれタグメモリ制御回路８のゲート８Ｅ（論
理積回路）と切替器８２とに供給される。ゲー
ト８Ｅの出力はゲート８Ｂ経由で切替器８２の
切替信号となつて、置換カラム情報Ｊを切替器
８２からレジスタ８５に入力させるとともに、
書込みパルス発生器８Ｈを励起し、レジスタ８
５に入力した置換カラム情報Ｊをゲート８６〜
８９（論理積回路）を経由でカラム指定Ｒとし
てタグメモリ２に供給し、第２ブロツクアドレ
スＥとこのカラム指定Ｒとにより定まるランダ
ムアクセスメモリ２１の位置に第１ブロツクア
ドレスＤを書き込む。

このとき、アクセス要求Ｈがあるため、ゲー
ト８Ｄ（否定論理和回路）、したがつてゲート
８Ａ（論理積回路）の出力Ｖは“０”になり、
切替器８１は“１”をＶビツトＳとしてタグメ
モリ２に供給し、上述のカラム指定Ｒにより指
定されるカラムに“１”が書き込まれる。Ｖビ
ツトＳが“１”のときは当該カラムの保持内容
（第１ブロツクアドレスＤ）は有効であり、Ｖ
ビツトＳが“０”のときには当該カラムの保持
内容は無効であり第１比較回路３における比較
の対象になり得ないことを表わす。

第２比較回路７における比較器７１〜７４お
よび比較器７５〜７８は、それぞれ第２ブロツ
クアドレスＥとスタツク回路５のレジスタ５４
〜５７の保持内容および置換カラム情報Ｊとス
タツク回路５のレジスタ５８〜５Ｂの保持内容
（対応レベルのフリツプフロツプ５Ａ〜５Ｆの
保持内容が“１”であること）を比較する。両
比較の結果により両方とも一致するレベルがあ
れば、ミスヒツト信号Ｇに応答してゲート７Ａ
〜７Ｄ（否定論理積回路）経由で一致レベル情
報Ｑを出力する。この一致レベル情報Ｑにより
指定されるレベルに対応するクリア回路６のゲ
ート６１〜６４（否定論理積回路）のうちのゲ
ートは“１”を出力し、フリツプフロツプ５Ｃ
〜５Ｆのうちの対応するレベルのフリツプフロ
ツプをリセツトする。

(2) 書込みアクセス要求時 当該データ処理装置から当キヤツシユバツフア
制御装置に対する書込み要求があつた場合であ
る。前述の(1)読出しアクセス要求時と同様にして
第１ブロツクアドレスＤの一致性有無が調べられ
る。

（2.1） ヒツトした場合 当該データ処理装置から、アクセスアドレス
Ａにより指定されるキヤツシユバツフア９とメ
インメモリ１０の番地に、図示を省略した手段
により、データの書込みが行なわれる。

この場合には読出しコマンドＵは“０”であ
るため置換カラム指定回路４は作動せず、また
（1.1）ヒツトした場合と同じ理由により、スタ
ツク回路５とタグメモリ制御回路８も作動しな
い。

（2.2） ミスヒツトした場合 当該データ処理から、アクセスアドレスＡに
より指定されるメインメモリ１０の番地に、図
示を省略した手段により、データの書込みが行
なわれるのみである。

(3) 無効化要求時 他データ処理装置がストアアクセスを実行した
場合、すなわち、メインメモリ１０にデータを書
き込んだ場合には、もし書込みが行なわれたデー
タブロツクの書き替わる前のデータの写しがキヤ
ツシユメモリ９に保持されていればこれを無効化
するために、他データ処理装置から無効化要求Ｋ
が入力する。

この場合には切替器１１は無効化要求Ｋに応答
して無効化要求アドレスＢをレジスタ１３に出力
し、この無効化要求アドレスＢのうちの第１ブロ
ツクアドレスＤと、第２ブロツクアドレスＥによ
りアクセスされて読み出されるタグメモリ２の保
持内容との間で、前述と同様に一致性有無が調べ
られる。

（3.1） ヒツトした場合 スタツク回路５のゲート５１が“１”を出力
してデコーダ５３を励起してレジスタ５４〜５
７、レジスタ５８〜５Ｂおよびフリツプフロツ
プ５Ｃ〜５Ｆのうちのデコーダ５３により指定
されるレベルにあるそれぞれに、第２ブロツク
アドレスＥ、ヒツトカラム情報Ｆ２およびゲー
ト５１の出力を格納する。同時に、ゲート５１
の出力によりカウンタ５２を歩進させて、次の
格納レベルをデコーダ５３に指示する。

この場合にはアクセス要求Ｈは“０”である
ためゲート４Ｄにより置換カラム指定回路４へ
の書込みは阻止され、また前述と同様な理由に
よりタグメモリ制御回路８も作動しない。

（3.2） ミスヒツトした場合 第２比較回路７とクリア回路６以外の回路は
作動しない。

(4) アクセス要求も無効化要求もない場合 キヤツシユ制御装置がスレーブとしては使用さ
れない場合である。

ゲート８Ｃ（論理和回路）においてフリツプフ
ロツプ５Ｃ〜５Ｆのいずれかが“１”を保持して
いることがわかると、ゲート８Ａの出力Ｖは
“１”を出力し、この出力Ｖに応答して切替８１
は“０”をＶビツトＳとしてタグメモリ２に供給
する。

切替器８３と８４はカウンタ８Ｇの出力に応答
して、それぞれレジスタ５４〜５７とレジスタ５
８〜５Ｂの保持内容である無効化ブロツクＭ情報
Ｍと無効化カラム情報Ｎのうちから同一レベルの
保持内容を１つずつ選んでいる。切替器８３の出
力は無効化アドレスＣとなつてタグメモリ２の切
替器１２に供給されており、切替器１２はゲート
８Ａの出力Ｖに応答してこの無効化アドレスＣを
タグメモリ２に出力する。

切替器８４の出力はゲート８Ｂの出力（この場
合はゲート８Ａの出力Ｖに等しい）に応答して切
替器８２から出力し、レジスタ８５に入力する。
一方、ゲート８Ｂの出力は書込みパルス発生器８
Ｈを励起してゲート８６〜８９に書込みパルスを
出力させ、ゲート８６〜８９においてレジスタ８
５の保持内容と書込みパルスとの論理積をとつ
て、カラム指定Ｒをタグメモリ２に出力する。

このようにして、無効化アドレスＣとカラム指
定Ｒとにより指定されるタグメモリ２の位置のＶ
ビツトＳに“０”が書き込まれ、同じ位置の保持
内容を無効化する。

ゲート８Ａの出力Ｖは、またデコーダ８Ｆを励
起してゲート６１〜６４のうちの、デコーダ８Ｆ
が指定するレベル（無効化を行なつたレベルに等
しい）のゲートから“１”を出力する。フリツプ
フロツプ５Ｃ〜５Ｆのうち、このレベルと同じレ
ベルにあるフリツプフロツプは“０”にリセツト
されて、同レベルのレジスタが格納している内容
は無意味になつたことを示す。つまり、無効化済
の位置情報は無効化待ちからはずすのである。

ゲート８Ａの出力Ｖは同時にカウンタ８Ｇを歩
進させて、次の無効化対象レベルを設定してお
く。

以上説明した第１図に示す実施例はタグメモリ
を１つだけ有しているが、同じ内容を保持するタ
グメモリを２つ有し、それぞれが当該データ処理
装置からのアクセス要求Ｈと他データ処理装置か
らの無効化要求Ｋに対する参照処理を分担するこ
とにより、両要求の競合を緩和して処理性能を向
上させるようにしたキヤツシユバツフア制御装置
が知られている。

第４図はこのような構成のキヤツシユバツフア
制御装置に対して本発明を実施した第２の実施例
をキヤツシユバツフア９とメインメモリ１０とと
もに示すブロツク図である。

本実施例は第１切替回路１００と、第２切替回
路１１０と、第１タグメモリ２００と、第２タグ
メモリ２１０と、第１比較回路３００と、第３比
較回路３１０と、置換カラム指定回路４００と、
スタツク回路５００と、クリア回路６００と、第
２比較回路７００と、タグメモリ制御回路８００
とから構成されている。

第１切替回路１００は第２図に示した切替回路
１のうち切替器１２とレジスタ１３とで構成さ
れ、第２切替回路１１０は無効化要求アドレスＢ
と無効化アドレスＣとをゲート８Ａの出力Ｖに応
答して切り替えるように構成される。第１タグメ
モリ２００と第２タグメモリ２１０は同じ内容を
保持し、それぞれ当該データ処理装置からのアク
セス要求と他データ処理装置からの無効化要求に
対する参照処理を担う。また、第１比較回路３０
０と第３比較回路３１０はそれぞれ当該データ処
理装置からのアクセス要求Ｈと他データ処理装置
からの無効化要求Ｋに対するヒツト・ミスヒツト
判定とヒツトカラムの摘出を行なうためのもので
ある。

その他の回路は第１図に示した第１の実施例に
対して第２図と第３図に示した詳細回路図と同様
である。

本発明によれば、以上のような構成の採用によ
り、スタツク回路に格納されている無効化待ちの
タグメモリ位置情報とロードが行なわれるキヤツ
シユバツフア位置情報とを比較して一致していれ
ばスタツク回路が格納している当該タグメモリ位
置情報を無意味化しておくことが可能になるた
め、メインメモリからロードしたキヤツシユバツ
フアの保持内容に対する無効化実行を回避できる
ようになりキヤツシユヒツト率を向上させ、また
無駄な無効化要求を無視することになるのでタグ
メモリの使用効率を向上させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例、第２図と第３図は
該実施例の詳細および第４図は本発明の他の実施
例をそれぞれ示す。 １…切替回路、１００…第１切替回路、１１０
…第２切替回路、２…タグメモリ、３，３００…
第１比較回路、４，４００…置換カラム指定回
路、５，５００…スタツク回路、６，６００…ク
リア回路、７，７００…第２比較回路、８，８０
０…タグメモリ制御回路、９…キヤツシユバツフ
ア、１０…主記憶装置（メインメモリ）、２００
…第１タグメモリ、２１０…第２タグメモリ、３
１０…第３比較回路、１１，１２，８１，８２，
８３，８４…切替器、１３，４１，４２，５４，
５５，５６，５７，５８，５９，５Ａ，５Ｂ，８
５…レジスタ、２１，４３…ランダムアクセスメ
モリ（RAM）、３１，３２，３３，３４，７１，
７２，７３，７４，７５，７６，７７，７８…比
較器、３５，４４，４５，４６，４７，４８，４
９，４Ａ，４Ｂ，４Ｃ，４Ｄ，５１，６１，６
２，６３，６４，７Ａ，７Ｂ，７Ｃ，７Ｄ，７
Ｅ，８６，８７，８８，８９，８Ａ，８Ｂ，８
Ｃ，８Ｄ，８Ｅ…ゲート、４Ｅ，８Ｈ…書込みパ
ルス発生器、４Ｆ，５Ｃ，５Ｄ，５Ｅ，５Ｆ…フ
リツプフロツプ、５２，８Ｇ…カウンタ、５３，
８Ｆ…デコーダ、Ａ…アクセスアドレス、Ｂ…無
効化要求アドレス、Ｃ…無効化アドレス、Ｄ…第
１ブロツクアドレス、Ｅ…第２ブロツクアドレ
ス、Ｆ１…ヒツト信号、Ｆ２…ヒツトカラム情
報、Ｇ…ミスヒツト信号、Ｈ…アクセス要求、Ｊ
…置換カラム情報、Ｋ…無効化要求、Ｌ…クリア
信号、Ｍ…無効化ブロツク情報、Ｎ…無効化カラ
ム情報、Ｐ…有意性表示、Ｑ…一致レベル情報、
Ｒ…カラム指定、Ｓ…Ｖビツト、Ｔ…解消レベル
情報、Ｕ…読出しコマンド、Ｖ…ゲート８Ａの出
力。

Claims (1)

1. 【特許請求の範囲】 １ 主記憶装置を共有する複数データ処理装置を
   備えこれらデータ処理装置の少なくとも１台が前
   記主記憶装置の複数データブロツクの写しを１番
   地あたり少なくとも１カラムにわたつて保持する
   キヤツシユバツフアとキヤツシユバツフア制御装
   置とを備えたデータ処理システムにおける前記キ
   ヤツシユバツフア制御装置において、 前記キヤツシユバツフアが保持するデータブロ
   ツクに対するブロツクアドレス情報を前記キヤツ
   シユバツフアの番地とカラムとで定まる位置に対
   応した位置に保持するタグメモリと、 前記キヤツシユバツフアがミスヒツトしたとき
   に前記主記憶装置から新しいデータブロツクをロ
   ードすべき前記キヤツシユバツフアのカラムを予
   め定められた手順により指定する置換カラム指定
   回路と、 他の前記データ処理装置からの前記主記憶装置
   へのストアアクセス実行に伴い前記キヤツシユバ
   ツフアを部分無効化するための要求があつたとき
   に該要求の対象となるデータブロツクに対する有
   効なブロツクアドレス情報が前記タグメモリに保
   持されていると該タグメモリの保持位置に関する
   位置情報とこれの有意性表示フラグとを少なくと
   も１レベルにわたり格納するアドレス指定可能な
   スタツク回路と、 該スタツク回路のうちの別途通知されるレベル
   に格納されている前記有意性表示フラグを解消す
   るクリア回路と、 前記キヤツシユバツフアがミスヒツトしたとき
   に該キヤツシユバツフアへのアクセスアドレスお
   よび前記置換カラム指定回路が指定するカラムを
   前記スタツク回路に前記有意性フラグとともに格
   納されているすべての前記位置情報と比較し一致
   すると当該レベルに格納されている前記有意性表
   示フラグを解消させるべく該レベルの情報を前記
   クリア回路に通知する比較回路と、 前記データブロツクのロードに伴う前記タグメ
   モリの更新を行ないまた前記スタツク回路のいず
   れかのレベルに前記有意性表示フラグがあると予
   め定められた手順により該有意性表示フラグのあ
   る前記位置情報に対応する前記タグメモリのブロ
   ツクアドレス情報を無効化しかつ該無効化起因と
   なつた前記有意性表示フラグを解消させるべく当
   該レベル情報を前記クリア回路に通知するタグメ
   モリ制御回路 とを設けたことを特徴とするキヤツシユバツフ
   ア制御装置。