JPH11306084A - 情報処理装置及び記憶媒体 - Google Patents

情報処理装置及び記憶媒体

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JPH11306084A
JPH11306084A JP10112961A JP11296198A JPH11306084A JP H11306084 A JPH11306084 A JP H11306084A JP 10112961 A JP10112961 A JP 10112961A JP 11296198 A JP11296198 A JP 11296198A JP H11306084 A JPH11306084 A JP H11306084A
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JP10112961A
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Toru Tsuruta
徹 鶴田
Yuji Nomura
祐司 野村
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】 本発明は情報処理装置及び記憶媒体に関し、
キャッシュ制御の要求及びＤＭＡ制御の要求を比較的簡
単、且つ、安価な構成を用いて効率良く処理することの
できる情報処理装置及びこのような情報処理装置を設計
するのに用いられる回路情報がハードウェア記述言語に
より格納されているコンピュータ読み取り可能な記憶媒
体を実現することを目的とする。 【解決手段】 入力要求のアドレスをデコードして前記
入力要求がキャッシュ制御の要求であるかＤＭＡ制御の
要求であるかを示す判定信号を出力する判定手段と、前
記判定手段からの判定信号がキャッシュ制御の要求を示
す場合にキャッシュ制御を行い、ＤＭＡ制御の要求を示
す場合にＤＭＡ制御を行う制御手段とを備えるように構
成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は情報処理装置及び記
憶媒体に係り、特にキャッシュ制御の要求であるかＤＭ
Ａ制御の要求であるかを判定してキャッシュ制御又はＤ
ＭＡ制御を行う構成の情報処理装置及びコンピュータに
よりこのような情報処理装置を設計するのに用いられる
回路情報がハードウェア記述言語により格納されている
コンピュータ読み取り可能な記憶媒体に関する。
【０００２】
【従来の技術】図１８は、従来の情報処理装置の一例を
示すブロック図である。情報処理装置は、同図に示す如
く接続されたデータ処理用ＲＩＳＣ（Ｒｅｄｕｃｅｄ
Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ）
プロセッサ２０１、キャッシュメモリ２０２、信号処理
用デジタルシグナルプロセッサ（ＤＳＰ）２０３、ダイ
レクトメモリアクセス（ＤＭＡ）付きメモリ２０４、メ
モリバス２０５、主記憶部２０６からなる。ＲＩＳＣプ
ロセッサ２０１は、例えば通信プロトコル等のデータ処
理を行うために設けられ、ＤＳＰ２０３は、高速な信号
処理を行うために設けられている。近年、画像、音声、
コンピュータグラフィック等の信号処理を高速に行うメ
ディア処理システムの開発が盛んであり、上記ＲＩＳＣ
プロセッサ２０１とＤＳＰ２０３とを単一のチップに混
在させて設けた情報処理装置も提案されている。
【０００３】
【発明が解決しようとする課題】しかし、上記情報処理
装置では、ＲＩＳＣプロセッサ２０１とＤＳＰ２０３と
が互いに独立して設けられているため、ユーザがプログ
ラミングを行う際には、ＲＩＳＣプロセッサ２０１とＤ
ＳＰ２０３とで独立した命令コードを生成しなければな
らず、プログラミングが容易でないという問題があっ
た。
【０００４】又、低速、且つ、大容量の主記憶部を高速
にアクセスするために、高速、且つ、小容量のメモリを
プロセッサと主記憶部との間に設けてキャッシュメモリ
システムやＤＭＡ付きメモリシステムを構成する手法が
一般的に取られるが、上記の如くＲＩＳＣプロセッサ２
０１とＤＳＰ２０３とが設けられている場合には、ＲＩ
ＳＣプロセッサ２０１とＤＳＰ２０３とに対して独立し
てキャッシュメモリシステムやＤＭＡ付きメモリシステ
ムを構成する必要がある。具体的には、図１８におい
て、ＲＩＳＣプロセッサ２０１に対してはキャッシュメ
モリ２０２を含むキャッシュメモリシステムを設け、Ｄ
ＳＰ２０３に対してはＤＭＡ付きメモリ２０４を含みキ
ャッシュメモリシステムとは独立したＤＭＡ付きメモリ
システムを設ける必要がある。このため、メモリシステ
ムの構成が複雑になり、情報処理装置全体のコストも高
くなるという問題もあった。
【０００５】そこで、本発明は、キャッシュ制御の要求
及びＤＭＡ制御の要求を比較的簡単、且つ、安価な構成
を用いて効率良く処理することのできる情報処理装置及
びこのような情報処理装置を設計するのに用いられる回
路情報がハードウェア記述言語により格納されているコ
ンピュータ読み取り可能な記憶媒体を提供することを目
的とする。
【０００６】
【課題を解決するための手段】上記の課題は、入力要求
のアドレスをデコードして該入力要求がキャッシュ制御
の要求であるかＤＭＡ制御の要求であるかを示す判定信
号を出力する判定手段と、前記判定手段からの判定信号
がキャッシュ制御の要求を示す場合にキャッシュ制御を
行い、ＤＭＡ制御の要求を示す場合にＤＭＡ制御を行う
制御手段とを備えた情報処理装置によって達成できる。
【０００７】情報処理装置は、前記キャッシュ制御で用
いられるキャッシュメモリ部として使用される第１の領
域と、前記ＤＭＡ制御で用いられるデータメモリ部とし
て使用される第２の領域とからなる単一のメモリ部を更
に備えた構成としても良い。前記制御手段は、前記第１
及び第２の領域の比率をパラメータに基づいて可変設定
する手段を含んでも良い。
【０００８】前記メモリ部はマルチポート構成を有して
も良い。情報処理装置は、前記キャッシュ制御で用いら
れるキャッシュメモリ部として使用される第１の領域
と、前記ＤＭＡ制御で用いられるデータメモリ部として
使用される第２の領域とを構成するＮ個のメモリ部を更
に備えた構成を有し、各メモリ部は前記要求の最大デー
タ幅Ｍ以下のデータ幅Ｌを有し、Ｌ，Ｎ及びＭはＬＮ≧
２Ｍを満足する整数であっても良い。
【０００９】情報処理装置は、前記キャッシュ制御及び
前記ＤＭＡ制御で用いられるメモリ部と接続された主記
憶部を更に備えた構成としても良い。情報処理装置は、
前記入力要求を出力する単一のプロセッサ部を更に備え
た構成を有しても良い。情報処理装置の各部は単一チッ
プ上に設けられていても良い。
【００１０】情報処理装置は、主記憶部と、キャッシュ
用データを記憶するキャッシュメモリ部と、ＤＭＡ用の
データを記憶すると共に独立したアクセスが可能な２ポ
ート以上のデータメモリ部とを更に備え、前記判定手段
は、前記入力要求のアドレスをデコードして該入力要求
が該キャッシュメモリ部への第１の要求であるか該デー
タメモリ部への第２の要求であるかを示す信号を出力す
るデコーダ部を含み、前記制御手段は、該デコーダ部か
らの信号に応答して読み出し要求の場合は該キャッシュ
メモリ部及び該データメモリ部から読み出されたデータ
を選択的に前記要求元へ出力するデータ選択部と、該デ
コーダ部からの信号に応答して第１の要求が読み出し要
求の場合は要求されたデータを該キャッシュメモリ部又
は該主記憶部から読み出して該データ選択部へ出力する
と共に第１の要求が書き込みの場合はデータを該キャッ
シュメモリ部又は該主記憶部に書き込むキャッシュ制御
部と、該入力要求が前記第２の要求である場合に該デー
タメモリ部の１つのポートを占有して該主記憶部と該デ
ータメモリ部との間のデータ転送を制御するＤＭＡ制御
部とを含み、該データメモリ部は、該デコーダ部からの
信号に応答して第２の要求が読み出し要求の場合は要求
されたデータを該ＤＭＡ制御部が占有していない１つの
ポートを用いてデータメモリ部又は前記主記憶部から読
み出して該データ選択部へ出力すると共に第２の要求が
書き込みの場合はデータを該データメモリ部又は該主記
憶部に書き込む構成であっても良い。
【００１１】上記の課題は、ハードウェア記述言語によ
り回路情報を格納したコンピュータ読み取り可能な記憶
媒体であって、入力要求のアドレスをデコードして該入
力要求がキャッシュ制御の要求であるかＤＭＡ制御の要
求であるかを示す判定信号を出力する判定手段に関する
回路情報を格納する第１のデータ領域と、前記判定手段
からの判定信号がキャッシュ制御の要求を示す場合にキ
ャッシュ制御を行い、ＤＭＡ制御の要求を示す場合にＤ
ＭＡ制御を行う制御手段に関する回路情報を格納する第
２のデータ領域とを備えた記憶媒体によっても達成でき
る。
【００１２】本発明によれば、キャッシュ制御の要求及
びＤＭＡ制御の要求を比較的簡単、且つ、安価な構成を
用いて効率良く処理することのできる情報処理装置及び
このような情報処理装置を設計するのに用いられる回路
情報がハードウェア記述言語により格納されているコン
ピュータ読み取り可能な記憶媒体を実現できる。
【００１３】
【発明の実施の形態】キャッシュ制御の要求を含み扱う
データを予め予測できないことが多いＲＩＳＣ型命令
と、ＤＭＡ制御の要求を含み扱うデータを予め予測でき
るＤＳＰ型命令とが混在することが可能であれば、命令
用のメモリ及びデータ用のメモリを、ＲＩＳＣ型命令と
ＤＳＰ型命令とに対して共通化することができる。しか
し、データ処理と信号処理とでは、扱うデータの特性及
び使用するメモリシステムに以下のような大きな違いが
存在する。
【００１４】ＤＭＡ用のパラメータ設定時間とＤＭＡに
よるデータ転送時間との和が、プロセッサが転送済みの
データを処理している時間より小さい場合には、データ
処理にＤＭＡ付きメモリシステムを用いた方がプロセッ
サを効率良く動作させることができる。即ち、データ転
送を完全に演算処理と並行して行うことができる。とこ
ろが、予め次に扱うデータを予測できない場合にデータ
処理にＤＭＡ付きメモリシステムを用いた場合には、扱
うデータが決定してからその都度ＤＭＡパラメータを設
定してデータ転送を行うことになり、演算処理とデータ
転送とは直列に実行されることになる。
【００１５】他方、データ処理にキャッシュメモリシス
テムを用いた場合には、キャッシュメモリ内に扱うデー
タが存在しないと演算処理とデータ転送とが直列に実行
されるものの、パラメータの設定を必要としない分だけ
データ転送時間を短縮することができる。従って、ＲＩ
ＳＣ型命令とＤＳＰ型命令とに対してキャッシュメモリ
システムを共通なデータ用メモリシステムとして採用す
ると、データ処理には最適だが、信号処理に対しては演
算処理とデータ転送とを並行して行えないために、プロ
セッサの能力を効率良く利用することができない。他
方、ＲＩＳＣ型命令とＤＳＰ型命令とに対してＤＭＡ付
きメモリシステムを共通なデータ用メモリシステムとし
て採用すると、信号処理には最適だが、データ処理にお
けるデータ転送時間がキャッシュメモリシステムを採用
した場合と比較すると長くなり、新たなデータを扱う場
合にはＤＭＡ用のパラメータを設定するための命令を常
に必要とするため、プログラムのステップ数が増大して
プロセッサの能力を効率良く利用することができない。
【００１６】そこで、本発明では、入力要求のアドレス
をデコードして入力要求が扱うデータが予測可能なＲＩ
ＳＣ命令のようなキャッシュ制御の要求であるか、扱う
データが予測不可能なことが多いＤＳＰ命令のようなＤ
ＭＡ制御の要求であるかを示す判定信号を出力する判定
手段と、前記判定手段からの判定信号がキャッシュ制御
の要求を示す場合にキャッシュ制御を行い、ＤＭＡ制御
の要求を示す場合にＤＭＡ制御を行う制御手段とを備え
るように情報処理装置を構成する。
【００１７】又、ハードウェア記述言語により回路情報
を格納したコンピュータ読み取り可能な記憶媒体におい
て、入力要求のアドレスをデコードして入力要求が扱う
データが予測可能なＲＩＳＣ命令のようなキャッシュ制
御の要求であるか、扱うデータが予測不可能なことが多
いＤＳＰ命令のようなＤＭＡ制御の要求であるかを示す
判定信号を出力する判定手段に関する回路情報を格納す
る第１のデータ領域と、前記判定手段からの判定信号が
キャッシュ制御の要求を示す場合にキャッシュ制御を行
い、ＤＭＡ制御の要求を示す場合にＤＭＡ制御を行う制
御手段に関する回路情報を格納する第２のデータ領域と
を備えるように記憶媒体を構成する。
【００１８】これにより、キャッシュ制御の要求及びＤ
ＭＡ制御の要求を比較的簡単、且つ、安価な構成を用い
て効率良く処理することができる。
【００１９】
【実施例】図１は、本発明になる情報処理装置の第１実
施例を示すブロック図である。情報処理装置は、同図に
示す如く接続された単一のプロセッサ部１と、メモリサ
ブシステム２と、主記憶部３とからなる。同図中、アド
レス等を含む制御信号の流れは破線で示し、データの流
れは実線で示す。
【００２０】プロセッサ部１は、扱うデータが予測可能
なＲＩＳＣ命令のようなキャッシュ制御の要求と、扱う
データが予測不可能なことが多いＤＳＰ命令のようなＤ
ＭＡ制御の要求とを発生する。メモリサブシステム２
は、アドレスデコーダ部２１、キャッシュ制御部２２、
キャッシュメモリ部２３、データメモリ部２４、ＤＭＡ
制御部２５及びデータ選択部２６からなる。メモリサブ
システム２は、主記憶部３のデータを一部格納し、プロ
セッサ部１からの要求に対してデータを供給したり受け
付けたりする。
【００２１】主記憶部３は、大容量のデータを格納する
ための周知の構成を有する。アドレスデコーダ部２１
は、プロセッサ部１からの入力要求のアドレスをデコー
ドして、入力要求がキャッシュメモリ部２３への要求で
あるか、データメモリ部２４への要求であるかを判定
し、判定結果を示す判定信号及び入力要求をキャッシュ
制御部２２、データメモリ部２４及びデータ選択部２６
に供給する。具体的には、アドレスデコーダ部２１は、
アドレスを含む制御信号を上記判定結果を示す判定信号
としてキャッシュ制御部２２、データメモリ部２４及び
データ選択部２６に供給する。
【００２２】キャッシュ制御部２２は、アドレスデコー
ダ部２１からのアクセスに対し、入力要求のアドレスが
キャッシュメモリ部２３に存在するか否かを判定し、存
在していればキャッシュメモリ部２３のデータに対して
要求を行う。入力要求のアドレスがキャッシュメモリ部
２３に存在すれば、入力要求はキャッシュメモリ部２３
への要求であることがわかる。要求が読み出し要求の場
合、キャッシュ制御部２２はキャッシュメモリ部２３か
ら該当するアドレスのデータを読み出してデータ選択部
２６に供給する。又、該当するアドレスのデータがキャ
ッシュメモリ部２３に存在しなければ、主記憶部３から
要求するデータを読み出してキャッシュメモリ部２３に
格納後、読み出してデータ選択部２６に供給する。他
方、要求が書き込み要求の場合、キャッシュ制御部２２
はプロセッサ部１から供給されるデータをキャッシュメ
モリ２３に書き込む。
【００２３】キャッシュメモリ部２３は、キャッシュ用
のデータを格納する周知の構成を有する。又、データメ
モリ部２４は、ＤＭＡ用のデータを格納し、マルチポー
トアクセスが可能な周知の構成を有する。本実施例で
は、説明の便宜上、データメモリ部２４は２ポートアク
セスが可能な周知の構成のデュアルポートメモリからな
るものとする。
【００２４】ＤＭＡ制御部２５は、プロセッサ部１から
の入力要求に対して、データメモリ部２４の１つのポー
トを占有して、データメモリ部２４へ主記憶部３からの
データを転送、或いは、主記憶部３へデータメモリ部２
４からのデータを転送する。データメモリ部２４は、デ
ュアルポート構成を有するので、ＤＭＡ制御部２５から
のアクセスとアドレスデコーダ部２１からのアクセスと
が独立して可能である。データメモリ部２４は、アドレ
スデコーダ部２１からのアクセスに対し、ＤＭＡ制御部
２５が占有していないもう１つのポートを用いて、読み
出し要求であれば該当するデータを読み出してデータ選
択部２６に供給し、書き込み要求であればプロセッサ部
１からのデータを書き込む。
【００２５】データ選択部２６は、プロセッサ部１から
の入力要求が読み出し要求であると、アドレスデコーダ
部２１からのアドレスを含む制御信号（即ち、判定信
号）に基づいて、キャッシュ制御部２２を介したキャッ
シュメモリ部２３からのデータ又はデータメモリ部２４
からのデータを選択的にプロセッサ部１に供給する。キ
ャッシュ制御部２２及びキャッシュメモリ部２３を含む
キャッシュメモリシステムは、大容量の主記憶部３に対
して高速なアクセスが可能となるように設けられた一種
のバッファメモリであり、主記憶部３のアドレス空間を
維持しつつ高速にアクセス可能なキャッシュメモリ部２
３にデータを格納している。従って、プロセッサ部１
は、主記憶部３のアドレス空間のアドレス値でキャッシ
ュメモリ部２３にアクセスする。
【００２６】他方、ＤＭＡ制御部２５及びデータメモリ
部２４を含むＤＭＡ付きメモリシステムは、主記憶部３
とは異なるアドレス空間に存在し、主記憶部３のデータ
のコピーやプロセッサ部１の生成したデータ等を格納し
ている。このため、プロセッサ部１は、主記憶部３とは
異なるアドレス空間のアドレス値でデータメモリ部２４
にアクセスする。
【００２７】このように、プロセッサ部１からのメモリ
アクセスをアドレス空間で区別することで、キャッシュ
メモリシステムとＤＭＡ付きメモリシステムとを混在さ
せたメモリサブシステム２を構築することができる。
尚、アドレスデコーダ部２１は、例えばアドレスが所定
値以下であればキャッシュメモリシステムへの要求と
し、所定値を越えればＤＭＡ付きメモリシステムへの要
求とするといった、簡単な判定を行うことで上記判定信
号を生成することができる。
【００２８】本実施例では、プロセッサ部１のピーク性
能と実行性能とを略同じにすることができ、データ供給
によりプロセッサ部１を停止させることがない情報処理
装置を構築できる。次に、本発明になる情報処理装置の
第２実施例を説明する。図２は、情報処理装置の第２実
施例を示すブロック図である。同図中、図１と同一部分
には同一符号を付し、その説明は省略する。
【００２９】メモリサブシステム２ａは、図２に示す如
く接続されたアドレスデコーダ部２１、キャッシュ制御
部２２ａ、ＤＭＡ制御部２５及びキャッシュデータメモ
リ部２７からなる。キャッシュデータメモリ部２７は、
図１に示すキャッシュメモリ部２３及びデータメモリ部
２４として機能し、マルチポートアクセスが可能な構成
を有する。本実施例では、キャッシュデータメモリ部２
７はデュアルポートアクセスが可能な構成を有する。キ
ャッシュデータメモリ部２７のメモリ領域は、キャッシ
ュ制御部２２ａが扱う第１のメモリ領域と、ＤＭＡ制御
部２５が扱う第２のメモリ領域とに固定的に分割されて
いる。
【００３０】アドレスデコーダ部２１は、キャッシュデ
ータメモリ部２７のメモリ領域の分割に合わせてプロセ
ッサ部１からの入力要求のアドレスをデコードして、入
力要求が第１のメモリ領域への要求であるか、第２のメ
モリ領域への要求であるかを判定し、判定結果を示す判
定信号及び入力要求をキャッシュ制御部２２ａに供給す
る。具体的には、アドレスデコーダ部２１は、アドレス
を含む制御信号を上記判定結果を示す判定信号としてキ
ャッシュ制御部２２ａに供給する。
【００３１】キャッシュ制御部２２ａは、アドレスデコ
ーダ部２１からのアクセスに対し、入力要求のアドレス
がキャッシュデータメモリ部２７の第１のメモリ領域に
存在するか否かを判定し、存在していれば第１のメモリ
領域のデータに対して要求を行う。入力要求のアドレス
が第１のメモリ領域に存在すれば、入力要求はキャッシ
ュ制御の要求であることがわかる。要求が読み出し要求
の場合、キャッシュ制御部２２ａはキャッシュデータメ
モリ部２７の第１のメモリ領域内から該当するアドレス
のデータを読み出してキャッシュ制御部２２ａを介して
プロセッサ部１に供給する。又、該当するアドレスのデ
ータがキャッシュデータメモリ部２７の第１のメモリ領
域に存在しなければ、主記憶部３から要求するデータを
読み出してキャッシュデータメモリ部２３の第１のメモ
リ領域に格納後、読み出してキャッシュ制御部２２ａを
介してプロセッサ部１に供給する。他方、要求が書き込
み要求の場合、キャッシュ制御部２２ａはプロセッサ部
１からキャッシュ制御部２２ａを介して供給されるデー
タをキャッシュデータメモリ２３の第１のメモリ領域に
書き込む。
【００３２】ＤＭＡ制御部２５は、プロセッサ部１から
の入力要求に対して、キャッシュデータメモリ部２７の
１つのポートを占有して、キャッシュデータメモリ部２
７の第２のメモリ領域へ主記憶部３からのデータを転
送、或いは、主記憶部３へキャッシュデータメモリ部２
７の第２のメモリ領域からのデータを転送する。キャッ
シュデータメモリ部２７は、デュアルポート構成を有す
るので、ＤＭＡ制御部２５からのアクセスとアドレスデ
コーダ部２１からのアクセスとが独立して可能である。
キャッシュデータメモリ部２７は、アドレスデコーダ部
２１からのアクセスに対し、ＤＭＡ制御部２５が占有し
ていないもう１つのポートを用いて、読み出し要求であ
れば該当するデータを第２のメモリ領域から読み出して
キャッシュ制御部２２ａを介してプロセッサ部１に供給
し、書き込み要求であればプロセッサ部１からのデータ
を第２のメモリ領域へ書き込む。
【００３３】本実施例では、単一のキャッシュデータメ
モリ部２７を図１に示すキャッシュメモリ部２３及びデ
ータメモリ部２４の代わりに使用するので、図１に示す
データ選択部２６が不要となり、プロセッサ部１からの
要求が読み出し要求の場合はキャッシュデータメモリ部
２７の第１又は第２のメモリ領域から読み出されたデー
タを直接プロセッサ部１に供給することができる。
【００３４】本実施例では、プロセッサ部１のピーク性
能と実行性能とを略同じにすることができ、データ供給
によりプロセッサ部１を停止させることがない情報処理
装置を構築できる。次に、本発明になる情報処理装置の
第３実施例を説明する。図３は、情報処理装置の第３実
施例を示すブロック図である。同図中、図２と同一部分
には同一符号を付し、その説明は省略する。
【００３５】メモリサブシステム２ｂは、図３に示す如
く接続されたアドレスデコーダ部２１、キャッシュ制御
部２２ｂ、ＤＭＡ制御部２５及びキャッシュデータメモ
リ部２７からなる。本実施例では、キャッシュデータメ
モリ部２７のメモリ領域が、キャッシュ制御部２２ａが
扱う第１のメモリ領域と、ＤＭＡ制御部２５が扱う第２
のメモリ領域とに任意に分割可能である。つまり、キャ
ッシュ制御部２２ｂに対するパラメータ設定により、第
１のメモリ領域及び第２のメモリ領域が可変設定され
る。
【００３６】キャッシュ制御部２２ｂに対するパラメー
タ設定の方法は、特定の方法に限定されるものではな
く、キャッシュデータメモリ部２７内での第１のメモリ
領域及び第２のメモリ領域の比率に関するパラメータが
キャッシュ制御部２２ｂに供給されれば良い。例えば、
プロセッサ部１又はメモリサブシステム２ｂ外部からパ
ラメータをキャッシュ制御部２２ｂに直接供給しても、
プロセッサ部１又はメモリサブシステム２ｂ外部からセ
ットされたパラメータをレジスタから読み出してキャッ
シュ制御部２２ｂに直接供給しても良い。又、上記レジ
スタを用いる場合、レジスタはメモリサブシステム２ｂ
内に設けられていてもメモリサブシステム２ｂ外に設け
られていても、更にはキャッシュ制御部２２ｂ内に設け
られていても良い。
【００３７】本実施例によれば、上記第１及び第２のメ
モリ領域の比率を情報処理装置の用途に合わせて可変設
定することにより、各種メディア処理アプリケーション
に敵した情報処理装置を構築可能となる。又、本実施例
では、プロセッサ部１のピーク性能と実行性能とを略同
じにすることができ、データ供給によりプロセッサ部１
を停止させることがない情報処理装置を構築できる。
【００３８】図４及び図５は、キャッシュデータメモリ
部２７のハッシュ関数を可変設定することで、キャッシ
ュデータメモリ部２７のメモリ領域をキャッシュ制御部
２２ａが扱う第１のメモリ領域とＤＭＡ制御部２５が扱
う第２のメモリ領域とに任意に分割し設定する方法を説
明する図である。図４は、パラメータ設定モードと、使
用するキャッシュインデックス数と、アドレスとの関係
を示す図であり、図５は、アドレスの構成を説明する図
である。
【００３９】本実施例における可変キャッシュアルゴリ
ズムは、以下の如きパラメータを用いる。 ・ダイレクトマップ方式 ・アドレスはバイト単位のアドレスａｄｒ［２０：０］ ・１キャッシュラインは１６バイト ・キャッシュデータメモリ部２７のメモリ容量は８ｋバ
イト 。主記憶部３のメモリ容量は２Ｍバイト ・後述するアドレス値を格納するＴＡＧ−ＲＡＭのメモ
リ容量は１ｋバイト ・後述するデータの確定フラグ（Ｖａｌｉｄ）を有する ・後述するデータの書き換えフラグ（Ｍｏｄｉｆｙ）を
有する 図４に示すように、ハッシュ関数には０〜９の１０個の
パラメータ設定モードが存在する。例えばパラメータ設
定モードが０の場合には、キャッシュデータメモリ部２
７の全てのメモリ領域をキャッシュメモリ部として使用
し、使用するインデックス数が５１２（０〜５１１）で
あるので上記フラグ及びＴＡＧ−ＲＡＭは全て使用す
る。又、パラメータ設定モードが１の場合には、キャッ
シュデータメモリ部２７のメモリ領域のうち４ｋバイト
はキャッシュメモリ部として使用し、残りの４ｋバイト
はデータメモリ部として使用し、使用するインデックス
数が２５６（０〜２５５）であるので上記フラグ及びＴ
ＡＧ−ＲＡＭも半分までの領域（インデックス０〜２５
５）を使用する。つまり、パラメータ設定モードが１の
場合には、インデックス２５６〜５１１に相当するキャ
ッシュデータメモリ部２７のメモリ領域をデータメモリ
部としてＤＭＡを用いたデータ転送のために使用する。
更に、パラメータ設定モードが０の場合には、キャッシ
ュオフ状態となり、キャッシュデータメモリ部２７の全
てのメモリ領域をデータメモリ部として使用する。
【００４０】図５は、図４に示すアドレスの構成とイン
デックスとの関係を示す図である。アドレスのうち、ａ
ｄｒ［３：０］はバイト選択に使用され、ａｄｒ［２
０：４］は図５に示す如き構成を有する。アドレスａｄ
ｒ［２０：４］のうち、ａｄｒ［Ｘ：４］で示されるイ
ンデックスは０〜５１１存在し、各インデックスに対し
て確定フラグ（Ｖａｌｉｄ）、書き換えフラグ（Ｍｏｄ
ｉｆｙ）、ＴＡＧ−ＲＡＭ領域及びキャッシュデータメ
モリ領域が設けられている。ここで、Ｘの値は、パラメ
ータ設定モード０〜８に対して１２〜４なる値を取り、
パラメータ設定モードが９の場合は上記の如くキャッシ
ュオフ状態となる。ＴＡＧ−ＲＡＭ領域は、１６ビット
×５１２≒１ｋバイトであり、キャッシュデータメモリ
領域は、１６バイト×５１２≒８ｋバイトである。
【００４１】図６は、本実施例におけるキャッシュ制御
部２２ｂの構成を示すブロック図である。キャッシュ制
御部２２ｂは、同図に示す如く接続されたマスクビット
生成部２２１、アドレスマスク部２２２、ＴＡＧ−ＲＡ
Ｍ２２３、データＲＡＭ２２４、ＴＡＧアドレスマスク
部２２５，２２６、データ選択部２２７、比較部２２８
及びヒットマスク部２２９からなる。
【００４２】マスクビット生成部２２１には、パラメー
タ設定モード０〜９のいずれかを示すモード信号が入力
される。マスクビット生成部２２１は、図７に示す真理
値表に基づいて、モード信号が示すパラメータ設定モー
ドに対応するビットマスク信号ＢＩＴ＿ＭＡＳＫ［１
２：５］及びキャッシュオフ信号ＣＡＣＨＥ＿ＯＦＦを
生成する。ビットマスク信号ＢＩＴ＿ＭＡＳＫ［１２：
５］は、アドレスマスク部２２２及びＴＡＧアドレスマ
スク部２２５，２２６に供給され、キャッシュオフ信号
ＣＡＣＨＥ＿ＯＦＦは、ビットマスク部２２９に供給さ
れる。
【００４３】アドレスマスク部２２２には、キャッシュ
制御部２２ｂに入力されるアドレスａｄｒ［２０：０］
のうち、ａｄｒ［１２：４］が入力される。尚、アドレ
スａｄｒ［２０：０］のうち、ａｄｒ［２０：５］はＴ
ＡＧアドレスマスク部２２５に入力され、ａｄｒ［３：
０］はデータ選択部２２７に入力される。アドレスマス
ク部２２２は、ビットマスク信号ＢＩＴ＿ＭＡＳＫ［１
２：５］とアドレスａｄｒ［１２：５］との間でビット
単位の論理積（アンド）を求めてインデックスＩＮＤＥ
Ｘ［１２：５］を出力し、ａｄｒ［４］はスルーとして
インデックスＩＮＤＥＸ［４］を出力する。アンドの結
果であるインデックスＩＮＤＥＸ［１２：５］は、デー
タＲＡＭ２２４に供給され、スルーの結果であるインデ
ックスＩＮＤＥＸ［４］は、ＴＡＧ−ＲＡＭ２２３に供
給される。
【００４４】ＴＡＧアドレスマスク部２２５は、アドレ
スａｄｒ［１２：５］とビットマスク信号ＢＩＴ＿ＭＡ
ＳＫ［１２：５］との間でビット単位のアンドを求めて
アドレスマスクａｄｒ＿ｍｓｋ［１２：５］を出力し、
アドレスａｄｒ［２０：１３］はスルーとしてアドレス
マスクａｄｒ＿ｍｓｋ［２０：１３］を出力する。ＴＡ
Ｇアドレスマスク部２２６は、ＴＡＧ−ＲＡＭ２２３か
らのタグデータｔａｇ＿ｄａｔａ［１２：５］とビット
マスク信号ＢＩＴ＿ＭＡＳＫ［１２：５］との間でビッ
ト単位のアンドを求めてタグマスクｔａｇ＿ｍｓｋ［１
２：５］を出力し、ＴＡＧ−ＲＡＭ２２３からのタグデ
ータｔａｇ＿ｄａｔａ［２０：１３］はスルーとしてタ
グマスクｔａｇ＿ｍｓｋ［２０：１３］を出力する。
【００４５】比較部２２８は、ＴＡＧアドレスマスク部
２２５からのアドレスマスクａｄｒ＿ｍｓｋ［２０：
５］とＴＡＧアドレスマスク部２２６からのタグマスク
ｔａｇ＿ｍｓｋ［２０：５］とを比較して、一致すると
ｃｍｐ＝１なる信号を出力し、不一致であるとｃｍｐ＝
０なる信号を出力する。ヒットマスク部２２９は、マス
クビット生成部２２１からのキャッシュオフ信号ＣＡＣ
ＨＥ＿ＯＦＦと比較部２２８からの信号ｃｍｐとのアン
ドを求め、アンドの結果をキャッシュデータメモリ部２
７のメモリ領域を第１のメモリ領域、即ち、キャッシュ
メモリ部として使用するか否かを示すヒット信号として
キャッシュデータメモリ部２７へ出力する。
【００４６】データ選択部２２７は、アドレスａｄｒ
［３：０］の値に基づいて、データＲＡＭ２２４から出
力される１２８ビットのデータｄａｔａ＿ｐｒｅ［１２
７：０］から３２ビットのデータを選択してキャッシュ
データメモリ部２７へ出力する。次に、本発明になる情
報処理装置の第４実施例を説明する。図８は、情報処理
装置の第４実施例を示すブロック図である。同図中、図
３と同一部分には同一符号を付し、その説明は省略す
る。
【００４７】プロセッサ部１ｃは、複数の読出ポートを
有する。又、メモリサブシステム２ｃは、図８に示す如
く接続されたアドレスデコーダ部２１、キャッシュ制御
部２２ｃ、ＤＭＡ制御部２５及びプロセッサ部１ｃのポ
ート数に合わせたマルチポート構成のキャッシュデータ
メモリ部２７ｃからなる。キャッシュ制御部２２ｃは、
アドレスデコーダ部２１からのアクセスに対し、入力要
求のアドレスがキャッシュデータメモリ部２７ｃの第１
のメモリ領域に存在するか否かを判定し、存在していれ
ば第１のメモリ領域のデータに対して要求を行う。入力
要求のアドレスが第１のメモリ領域に存在すれば、入力
要求はキャッシュ制御の要求であることがわかる。要求
が読み出し要求の場合、キャッシュ制御部２２ｃはキャ
ッシュデータメモリ部２７ｃの第１のメモリ領域内から
該当するアドレスのデータを読み出して直接プロセッサ
部１ｃに供給する。又、該当するアドレスのデータがキ
ャッシュデータメモリ部２７ｃの第１のメモリ領域に存
在しなければ、主記憶部３から要求するデータを読み出
してキャッシュデータメモリ部２３ｃの第１のメモリ領
域に格納後、読み出して直接プロセッサ部１ｃに供給す
る。他方、要求が書き込み要求の場合、キャッシュ制御
部２２ｃはプロセッサ部１ｃから供給されるデータをキ
ャッシュデータメモリ２３ｃの第１のメモリ領域に書き
込む。
【００４８】キャッシュデータメモリ部２７ｃは、マル
チポート構成を有するので、ＤＭＡ制御部２５からのア
クセスとアドレスデコーダ部２１からのアクセスとが独
立して可能である。キャッシュデータメモリ部２７ｃ
は、アドレスデコーダ部２１からのアクセスに対し、Ｄ
ＭＡ制御部２５が占有していないもう１つのポートを用
いて、読み出し要求であれば該当するデータを第２のメ
モリ領域から読み出して直接プロセッサ部１ｃに供給
し、書き込み要求であればプロセッサ部１ｃからのデー
タを第２のメモリ領域へ書き込む。
【００４９】本実施例では、プロセッサ部１ｃは複数の
読出ポートを有し、キャッシュデータメモリ部２７ｃは
プロセッサ部１ｃのポート数に合わせたマルチポート構
成を有するので、プロセッサ部１ｃの演算処理を妨げず
にメモリサブシステム２ｃへのアクセスが可能となる。
つまり、信号処理では、次々に入力されてくるデータに
適切な演算処理を施して処理結果を出力する。従って、
再利用性のあるデータは少なく、通常のＲＩＳＣプロセ
ッサのように、レジスタベースの演算処理を行うアーキ
テクチャの場合、常に演算処理の前にメモリからレジス
タへの転送命令を必要とするため、プロセッサのピーク
性能に対して実行性能が低下してしまう。又、再利用性
の高いデータがある場合でも、プロセッサ内の少数のレ
ジスタで格納できない量のデータであるため、レジスタ
転送命令が常に必要となる。
【００５０】これに対し、本実施例では、キャッシュデ
ータメモリ部２７ｃからのデータを直接演算に使用する
ことができ、プロセッサアーキテクチャを改善すること
ができる。又、プロセッサ部１ｃの読出ポート、即ち、
データ入力ポートを２以上とし、キャッシュデータメモ
リ部２７ｃをマルチポート化することにより、データ供
給により演算処理が妨げられない情報処理装置を構成す
ると共に、レジスタへの転送命令を省くことができるの
で、命令ステップ数を削減してプロセッサ部１ｃの実行
性能を向上することができる。
【００５１】次に、本発明になる情報処理装置の第５実
施例を説明する。図９は、情報処理装置の第５実施例を
示すブロック図である。同図中、図１と同一部分には同
一符号を付し、その説明は省略する。メモリサブシステ
ム２ｄは、図９に示す如く接続されたデータ選択部２６
−１、データ配置部２６−２、Ｎ個のメモリ部２７−１
〜２７−Ｎ及びアドレス制御部２９からなる。尚、主記
憶部３の図示は省略する。
【００５２】Ｎ個のメモリ部２７−１〜２７−Ｎは、キ
ャッシュ制御で用いられるキャッシュメモリ部として使
用される第１の領域と、ＤＭＡ制御で用いられるデータ
メモリ部として使用される第２の領域とを構成する。各
メモリ部２７−１〜２７−Ｎは、プロセッサ部１からの
要求の最大データ幅Ｍ以下のデータ幅Ｌを有し、Ｌ，Ｎ
及びＭはＬＮ≧２Ｍを満足する整数に選定されている。
【００５３】データ選択部２６−１は、プロセッサ部１
からの要求が読み出し要求の場合、アドレス制御部２９
でデコードされたアドレスに基づいてメモリ部２７−１
〜２７−Ｎから読み出されたデータのうち、デコードさ
れたアドレスに該当するデータをプロセッサ部１へ選択
出力する。又、データ配置部２６−２は、プロセッサ部
１からの要求が書き込み要求の場合、アドレス制御部２
９でデコードされたアドレスに基づいてメモリ部２７−
１〜２７−Ｎのうちの該当する位置へプロセッサ部１か
らのデータを書き込む。
【００５４】本実施例では、プロセッサ部１からのアド
レスを、プロセッサ部１のメモリアクセスデータ幅と同
じにせず、バイト単位のアドレスとすることで、任意の
バイトアドレスからプロセッサ部１のメモリアクセスデ
ータ幅のデータをアクセスできるようにメモリサブシス
テム２ｄを構成している。このため、常にプロセッサ部
１の要求するデータを含む連続したデータを扱い、任意
のバイトアドレスからのデータを読み出してプロセッサ
部１に供給することができる。又、書き込み時にも、バ
イト単位に書き込みを制御することで、任意のバイトア
ドレスにデータを書き込むことができる。
【００５５】尚、プロセッサアーキテクチャの改良によ
り、２並列や４並列演算等を装備して信号処理を高速に
実行できるプロセッサに対して、図１８に示す如き従来
のＤＭＡ付きメモリシステムでは、データの扱いに制限
があり、並列演算により演算処理部分においての性能は
向上しているものの、演算処理に入る前にデータ整形処
理命令を実行する必要があり、総合的な演算処理の向上
はあまり見込むことができない。
【００５６】つまり、音声、グラフィック、画像等の信
号処理において扱うデータ幅は例えば８ビット又は１６
ビットであり、３２ビットのデータを一度に扱えるプロ
セッサでは、８ビットの４並列演算処理や１６ビットの
２並列演算処理が行え、６４ビットのデータを一度に扱
えるプロセッサでは、８ビットの８並列演算処理や１６
ビットの４並列演算処理が行えて、演算能力が向上でき
る。しかし、画像のフィルタ処理等で例えば４画素のデ
ータと１画素ずれた位置にある４画素のデータとの４並
列演算を行う場合、演算処理に入る前処理として、デー
タの整形処理を行う必要があり、４並列演算処理による
効果を低減させてしまう。これは、ＤＭＡ付きメモリシ
ステムがプロセッサのデータ幅に合わせたメモリビット
幅及びアドレスで構成されているため、例えばプロセッ
サのデータ幅が３２ビットであればメモリを３２ビット
幅で構成し、メモリの２つの連続するアドレスに股がっ
た３２ビットのデータが必要な場合には、プロセッサが
２つの連続するアドレスのデータを読み出した後に必要
とするデータを抜き出して加工する、所謂パック処理が
必要となるからである。
【００５７】これに対し、本実施例では、所謂パック処
理等のデータの整形処理に対応する処理を、データの読
み出し又は書き込みの際にメモリサブシステム２ｄ内で
効率的に行うことにより、データ整形処理命令を省くこ
とがき、２並列や４並列演算等の効果が非常に高くな
る。尚、プロセッサ部１からの読み出し要求が２ポート
以上で発生する場合には、メモリサブシステム２ｄ内の
メモリ部２７−１〜２７−Ｎを、図８のプロセッサ部１
ｃとキャッシュデータメモリ部２７ｃとの関係のよう
に、マルチポート構成とすることにより、プロセッサ部
１からのデータ要求に即座に対応可能な構成とすること
ができる。
【００５８】図１０は、データ選択部２６−１の構成を
アドレス制御部２９及びメモリ部２７−１〜２７−Ｎの
関連部分と共に示すブロック図であり、図１１は、デー
タ配置部２６−２の構成をアドレス制御部２９及びメモ
リ部２７−１〜２７−Ｎの関連部分と共に示すブロック
図である。図１０及び図１１は、説明の便宜上Ｎ＝２の
場合を示す。
【００５９】図１０において、アドレス制御部２９は、
加算器２９１、比較器２９２，２９３及び２：１セレク
タ２９４，２９５からなる。メモリ部２７−１，２７−
２は夫々６４ビット幅のＲＡＭからなり、１２８ビット
幅のＲＡＭ領域２７Ａを構成する。データ選択部２６−
１は、セレクト信号生成部２６１、２：１セレクタ２６
２、レジスタ２６３及び８：１セレクタ２６４からな
る。
【００６０】プロセッサ部１からの要求が読み出し要求
の場合、加算器２９１は、プロセッサ部１からのアドレ
スａｄｒ［１２：０］のうち、ａｄｒ［１２：３］を１
だけインクリメントして、アドレスａｄｒ＿ｎ［１２：
４］をセレクタ２９４の１側入力及びセレクタ２９５の
０側入力に供給する。又、ａｄｒ［１２：３］のうち、
ａｄｒ［３］は”１”比較器２９２、”０”比較器２９
３及びセレクト信号生成部２６１に供給され、ａｄｒ
［１２：４］はセレクタ２９４の０側入力、セレクタ２
９５の１側入力及びセレクト信号生成部２６１に供給さ
れる。セレクト信号生成部２６１には、ａｄｒ［２：
０］も供給されている。これにより、ａｄｒ［３］が１
であると、セレクタ２９４は”１”比較器２９２の出力
に応答して１入力側のａｄｒ＿ｎ［１２：４］をメモリ
部２７−２に入力する。又、ａｄｒ［３］が０である
と、セレクタ２９５は”０”比較器２９３の出力に応答
して０入力側のａｄｒ＿ｎ［１２：４］をメモリ部２７
−１に入力する。従って、ａｄｒ［３］が例えば１であ
ると、セレクタ２９４は”１”比較器２９２の出力に応
答して１入力側のａｄｒ＿ｎ［１２：４］をメモリ部２
７−２に入力し、セレクタ２９５は”０”比較器２９３
の出力に応答して１入力側のａｄｒ［１２：４］をメモ
リ部２７−１に入力する。この結果、メモリ部２７−
１，２７−２からは、連続する２つのアドレスの合計１
２８ビット幅のデータが読み出されてセレクタ２６２に
出力される。
【００６１】セレクト信号生成部２６１は、ａｄｒ
［３］に基づいてセレクト信号ａｄｒ＿ｄ［３］を生成
してセレクタ２６２に供給する。セレクタ２６２は、セ
レクト信号ａｄｒ＿ｄ［３］に応答してＲＡＭ領域２７
Ａからの１２８ビット幅のデータをレジスタ２６３に供
給する。このレジスタ２６３は、１２８ビット幅のデー
タを組み合わせて８種類の３２ビット幅のデータをセレ
クタ２６４に供給する。セレクト信号生成部２６１は、
ａｄｒ［２：０］に基づいてセレクト信号ａｄｒ＿ｄ
［２：０］を生成してセレクタ２６４に供給する。セレ
クタ２６４は、セレクト信号ａｄｒ＿ｄ［２：０］に応
答して対応する１種類の３２ビット幅のデータをプロセ
ッサ部１に対して出力する。
【００６２】図１１中、図１０と同一部分には同一符号
を付し、その説明は省略する。図１１において、データ
配置部２６−２は、ライトイネーブル信号生成部２７
１、セレクト信号生成部２７２、レジスタ２７３及び
４：１セレクタ２７４−０〜２７４−１５からなる。プ
ロセッサ部１からの要求が書き込み要求の場合、ライト
イネーブル信号生成部２７１は、プロセッサ部１からの
ライトイネーブル信号ＸＷＥ［３：０］及びアドレスａ
ｄｒ［３：０］に基づいて、ライトイネーブル信号ＸＲ
ＡＭ＿ＷＥ［１５：０］を生成し、ライトイネーブル信
号ＸＲＡＭ＿ＷＥ［７：０］をメモリ部２７−１に供給
し、ライトイネーブル信号ＸＲＡＭ＿ＷＥ［１５：８］
をメモリ部２７−２に供給する。本実施例では、ａｄｒ
［３：０］＝０のときＸＷＥ［３：０］はＸＲＡＭ＿Ｗ
Ｅ［３：０］に接続し、その他のＸＲＡＭ＿ＷＥは全て
１にする。他方、ａｄｒ［３：０］＝１のときＸＷＥ
［３：０］はＸＲＡＭ＿ＷＥ［４：１］に接続し、その
他のＸＲＡＭ＿ＷＥは全て１にする。このようにして、
アドレスに従ってＸＷＥ［３：０］の接続先をシフトし
てその他のＸＲＡＭ＿ＷＥは全て１にする。
【００６３】プロセッサ部１からの３２ビットのライト
データＷＤＡＴＡ［３１：０］は、夫々セレクタ２７４
−０〜２７４−１５に供給される。セレクト信号生成部
２７２は、アドレスａｄｒ［３：０］に基づいてライト
データＷＤＡＴＡ［３１：０］の４バイト中どのバイト
を選択するかを示すセレクト信号ＳＥＬ０［１：０］〜
ＳＥＬ１５［１：０］を生成し、対応するセレクタ２７
４−０〜２７４−１５に供給する。
【００６４】例えば、バイト「７」について見ると、セ
レクト信号生成部２７２は、セレクタ２７４−０〜２７
４−１５がａｄｒ［３：０］＝４のときライトデータＷ
ＤＡＴＡ［３１：２４］を、ａｄｒ［３：０］＝５のと
きライトデータＷＤＡＴＡ［２３：１６］を、ａｄｒ
［３：０］＝６のときライトデータＷＤＡＴＡ［１５：
８］を、ａｄｒ［３：０］＝７のときライトデータＷＤ
ＡＴＡ［７：０］を選択するように、セレクト信号ＳＥ
Ｌ０［１：０］〜ＳＥＬ１５［１：０］を生成する。そ
の他のアドレス値では、ライトイネーブル信号生成部２
７１で生成されるライトイネーブル信号ＸＲＡＭ＿ＷＥ
［１５：０］を制御することにより、ライトデータＷＤ
ＡＴＡ［３１：０］がメモリ部２７−１，２７−２に書
き込まれないようにすることができるので、デフォルト
としてどのライトデータを選択するかを決めておけば良
い。
【００６５】セレクタ２７４−０〜２７４−１５からの
ライトデータは、レジスタ２７３に供給され、レジスタ
２７３からはライトデータＲＡＭ＿ＷＤＡＴＡ［６３：
０］がメモリ部２７−１に供給され、ライトデータＲＡ
Ｍ＿ＷＤＡＴＡ［１２７：６４］がメモリ部２７−２に
供給される。メモリ部２７−１は、ライトイネーブル信
号ＸＲＡＭ＿ＷＥ［７：０］に応答してライトデータＲ
ＡＭ＿ＷＤＡＴＡ［６３：０］を書き込み、メモリ部２
７−２は、ライトイネーブル信号ＸＲＡＭ＿ＷＥ［１
５：８］に応答してライトデータＲＡＭ＿ＷＤＡＴＡ
［１２７：６４］を書き込む。
【００６６】ところで、上記各実施例において、メモリ
サブシステムは、単一の半導体チップ上に設けられてい
ても良い。又、メモリサブシステムと主記憶部とが単一
の半導体チップ上に設けられていても良い。更に、プロ
セッサ部とメモリサブシステムとが単一の半導体チップ
上に設けられていても良い。そして、プロセッサ部とメ
モリサブシステムと主記憶部との全てが単一の半導体チ
ップ上に設けられていても良い。
【００６７】又、上記実施例は、必要に応じて適宜組み
合わせても良いことは言うまでもない。ところで、近年
では、ハードウェア記述言語で記述された回路情報と、
セルライブラリ情報とに基づいて実回路を設計すること
が提案されている。図１２は、このような実回路の設計
処理の流れを説明する図である。
【００６８】図１２において、ハードウェア記述言語に
よる回路情報５０１は、例えば上記情報処理装置の第１
〜第５実施例のいずれかのうち、プロセッサ部、メモリ
サブシステム及び主記憶部のうちの少なくとも１つの部
分に関するソフトバーチャルコンポーネント情報であ
る。セルライブラリ情報５０２は、設計しようとする実
回路を大規模集積回路（ＬＳＩ）化又はフィールドプロ
グラマブルゲートアレイ（ＦＰＧＡ）化するか等に応じ
たセル情報からなる。コンパイラ５０３は、回路情報５
０１及びセルライブラリ情報５０２をコンパイルして実
回路５０４に関する情報を出力し、この出力情報に基づ
いてＬＳＩ又はＦＰＧＡが製造される。これにより、回
路情報５０１が実回路５０４の製造メーカによって異な
っても、セルライブラリ情報５０２を製造メーカに合わ
せて変更するだけで、設計処理の流れ自体は同じものが
使用できる。
【００６９】図１３は、図１２に示す如き設計処理を行
うコンピュータシステムを示す図である。同図中、コン
ピュータシステム１００は、中央処理装置（ＣＰＵ）や
ディスクドライブ等を内蔵した本体部１０１、本体部１
０１からの指示により表示画面１０２ａ上に画像を表示
するディスプレイ１０２、コンピュータシステム１００
に種々の情報や指示を入力するためのキーボード１０
３、ディスプレイ１０２の表示画面１０２ａ上の任意の
位置を指定するマウス１０４及び外部のデータベース１
０６にアクセスするモデム１０５を備えた周知の構成を
有する。ディスク１１０等の可搬型記憶媒体に格納され
るか、或いは、モデム１０５を使用して外部のデータベ
ース１０６からダウンロードされるプログラムは、コン
ピュータシステム１００に入力されて実行される。
【００７０】本発明になるコンピュータ読み取り可能な
記憶媒体は、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ等
の半導体記憶装置や、図１３に示すディスク１１０やカ
ード状記憶媒体であっても良く、ディスク１１０は磁気
ディスク、ＣＤ−ＲＯＭを含む光ディスク、光磁気ディ
スク等であっても良い。コンピュータ読み取り可能な記
憶媒体には、少なくとも回路情報５０がハードウェア記
述言語で格納されているが、図１２に示す如き設計処理
を行うプログラムも格納していても良い。
【００７１】次に、本発明になる記憶媒体の一実施例を
説明する。本実施例では、図１３に示すディスク１１０
が本発明になる記憶媒体を構成する。このディスク１０
０は、ハードウェア記述言語により回路情報を格納した
コンピュータ読み取り可能な記憶媒体であって、入力要
求のアドレスをデコードして入力要求がキャッシュ制御
の要求であるかＤＭＡ制御の要求であるかを示す判定信
号を出力する判定手段に関する回路情報を格納する第１
のデータ領域と、前記判定手段からの判定信号がキャッ
シュ制御の要求を示す場合にキャッシュ制御を行い、Ｄ
ＭＡ制御の要求を示す場合にＤＭＡ制御を行う制御手段
に関する回路情報を格納する第２のデータ領域とを備え
ている。
【００７２】従って、図１３に示すコンピュータシステ
ム１００は、ディスク１１０の第１及び第２のデータ領
域から読み出した回路情報５０１と、キーボード１０
３、ディスク１１０、データベース１０６等から入力さ
れたセルライブラリ情報５０２とに基づいてコンパイラ
５０３の処理を行うことで、あたかも実際の回路コンポ
ーネントを組み立てるようにしてソフトバーチャルコン
ポーネントを組み立てて実回路５０４を設計することが
できる。
【００７３】ところで、上記各実施例において、ＲＩＳ
Ｃ型命令とＤＳＰ型命令とを出力するプロセッサ部は、
単一のマイクロプロセッサで構成されていても良い。そ
こで、以下の説明では、プロセッサ部１が単一のマイク
ロプロセッサで構成されている場合について説明する。
図１４は、プロセッサ部１の構成を示す図である。図１
４において、プロセッサ部１は、大量の演算処理を高速
に実行する必要性から、演算命令取り込み部４０２と演
算命令解読部４０３とデータ取り込み部４０４と演算処
理実行部４０７と演算結果書き込み部４０８とを有する
パイプライン４１１と、パイプライン４１１に対してマ
イクロコードを入力する演算命令入力部４０１と、演算
処理に必要な入力データ及び演算処理結果を記憶する記
憶部４０５と、演算処理命令コードを記憶するルックア
ップテーブル（ＬＵＴ）４０６と、記憶部４０５に記憶
されている演算処理結果等を出力する出力制御部４０９
と、出力部４１０とから構成され、並列に演算処理を実
行するパイプライン処理により効率的に演算処理を実行
する。尚、ＬＵＴ４０６は、ＲＡＭ等のメモリにて構成
され、ユーザ任意による設定が可能である。
【００７４】上記のように構成されるプロセッサ部１の
パイプライン４１１を構成する各部の機能を説明する。
演算命令取り込み部４０２は、演算処理に必要な入出力
データの転送内容を示す情報と、プロセス命令又はプロ
セス命令の格納場所を示すアドレス情報（以後、このア
ドレス情報を演算ＩＤという）から構成されるマイクロ
コードを取り込む機能（フェッチ機能）を有する。
【００７５】演算命令解読部４０３は、演算命令取り込
み部４０２にて取り込まれたマイクロコードを解読する
機能（デコード機能）を有する。データ取り込み部４０
４は、演算命令解読部４０３にて解読されたマイクロコ
ードの入出力データの転送内容を示す情報に基づいて、
記憶部４０５から演算処理に必要な入力データを取り込
む機能（リード機能）と、更にマイクロコードが演算Ｉ
Ｄを有する場合に、該演算ＩＤが示すアドレスに基づい
てＬＵＴ４０６からプロセス命令を取り込む機能（リー
ド機能）を有する。
【００７６】演算処理実行部４０７は、加算、減算、乗
除算、和積演算等の複数の演算器リソースを有し、デー
タ取り込み部４０４にて取り込まれた入力データ及びプ
ロセス命令に従って所定の演算を実行する機能を有す
る。演算結果書き込み部４０８は、演算処理実行部４０
７にて実行された演算処理結果を、データ取り込み部４
０４から演算処理実行部４０７を介して、出力データの
格納位置を示すアドレスに基づいて、記憶部４０５に書
き込む機能（ライト機能）を有する。
【００７７】このような構成及び機能を有する本発明の
プロセッサ部１は、マイクロコードを構成する演算ＩＤ
に基づいて、プロセス命令を取り込むことが可能である
ため、マイクロコードの小型化を実現しつつ、高度化、
複雑化した演算処理命令コードに対応可能となる。ここ
で、図１４に示すプロセッサ部１にて演算処理を実行す
るための前記マイクロコードを図１５に従って説明す
る。
【００７８】従来のマイクロコードは、例えば、図１５
上部に示すように、プロセス命令（ＲＩＳＣ命令に組み
合わせ）と入出力データから構成されていたが、プロセ
ス命令の高度化、複雑化によりマイクロコードが拡大
し、演算処理情報が割り当てられない、つまり、マイク
ロコード上に実装しきれない場合があった。そこで、プ
ロセッサ部１にて演算処理を実行するためのマイクロコ
ードは、図１５下部に示すように、演算ＩＤを有するこ
とにより、演算処理が複雑な場合でも小型化できる。演
算ＩＤには、先に説明した通り、ＬＵＴ４０６のアドレ
ス情報が示されているため、高度化、及び複雑化したプ
ロセス命令はＬＵＴ４０６に記憶する。
【００７９】マイクロコードが演算ＩＤ及び入出力デー
タの転送内容を示す情報から構成されることにより、プ
ロセッサ部１は、複数のＲＩＳＣ型命令（演算器リソー
スを１つしか使わないような基本的な命令）から構成さ
れる複雑なプロセス命令（１つのパイプラインで演算処
理される命令）にも、ＬＵＴ４０６を使用することで容
易に対応可能となるため、今後更に高度化、複雑化する
演算処理にも容易に対応可能となる。
【００８０】また、図１５に示すように、マイクロコー
ドの小型化を実現することにより、命令を一時的に記憶
する命令キャッシュの小型化も可能となる。更に、プロ
セッサ部１は、演算ＩＤに代えて、従来通り直接プロセ
ス命令を実装可能とする。例えば、プロセス命令が１つ
のＲＩＳＣ型命令の場合は、マイクロコードが拡大する
ことがないことを利用して演算ＩＤの代わりにＲＩＳＣ
型命令をそのまま実装する。また、マイクロコードのサ
イズによっては、２つ以上の場合でも、直接実装が可能
である。そのため、プロセッサ部１は、ＬＵＴ４０６に
アクセスすることなく、より効率的に演算処理命令を解
読できる。
【００８１】図１６及び図１７は、図１４に示すプロセ
ッサ部１に、図１５のマイクロコードが入力された場合
の演算処理の具体例及び演算処理実行方法を示す。例え
ば、図１４に示す本発明のプロセッサ部１のパイプライ
ン４１１に、図１７に示すような演算ＩＤと、入力デー
タ、入力データ、出力データの格納位置を示すアド
レス情報で構成される入出力データの転送内容を示す情
報とを有するマイクロコードが入力された場合、マイク
ロコードは、演算命令取り込み部４０２にて取り込ま
れ、演算命令解読部４０３にてデコードされる（Ｓ
１）。
【００８２】演算命令解読部４０３にてデコードされた
結果、例えば、演算ＩＤの判定ビットが‘０’の場合
（図１７参照）、演算ＩＤはＲＩＳＣ型命令であるため
（Ｓ２、ＲＩＳＣ）、データ取り込み部４０４は、入力
データ、入力データの格納位置を示すアドレスに基
づいて、記憶部４０５から入力データ、入力データ
を取り込み（Ｓ３）、同時に出力データの格納位置を示
すアドレスを演算処理実行部４０７に通知する。
【００８３】演算処理実行部４０７では、例えば、ＲＩ
ＳＣ型命令に対応する演算器リソースであるＡＬＵ４２
３（加算器）による加算演算を実行し、その演算処理結
果を前記出力データの格納位置を示すアドレスに基づい
て記憶部４０５に格納する（Ｓ５）。一方、演算命令解
読部４０３にてデコードされた結果、例えば、演算ＩＤ
の判定ビットが‘１’の場合（図１７参照）、該演算Ｉ
ＤはＬＵＴ４０６のアドレスのため（Ｓ２、ＩＤ）、デ
ータ取り込み部４０４は、アドレス‘Ｘ’に基づいてプ
ロセス命令を取り込む（Ｓ４）。更にデータ取り込み部
４０４は、入力データ、入力データの格納位置を示
すアドレスに基づいて、記憶部４０５から入力データ
、入力データを取り込み（Ｓ３）、プロセス命令と
共に入力データ、入力データと、出力データの格納
位置を示すアドレスを演算処理実行部４０７に通知す
る。尚、ＬＵＴ４０６内のプロセス命令は、例えば、図
１７のように、アドレス‘Ｘ’に、‘ＭＰＹ→ＳＨＦ→
ＡＤＤ’を格納している。
【００８４】演算処理実行部４０７では、例えば、プロ
セス命令に対応する演算器リソースである乗算器（ＭＰ
Ｙ）４２１、シフタ（ＳＨＦ）４２２、加算器（ＡＬ
Ｕ）４２３による積和演算を実行し、その演算処理結果
を前記出力データの格納位置を示すアドレスに基づいて
記憶部４０５に格納する（Ｓ５）。上記に示す演算処理
方法を実行可能なプロセッサ部１は、ＬＵＴ４０６の内
容をユーザ任意で変更することにより、効率よく演算処
理を実行することができる。
【００８５】また、プロセッサ部１は、１つのプロセス
命令に複数のＲＩＳＣ型命令を行わせることにより、全
体の実行命令数を減少させることができる。以上、本発
明を実施例により説明したが、本発明は上記実施例に限
定されるものではなく、本発明の範囲内で種々の変形及
び改良が可能であることは言うまでもない。
【００８６】
【発明の効果】本発明によれば、キャッシュ制御の要求
及びＤＭＡ制御の要求を比較的簡単、且つ、安価な構成
を用いて効率良く処理することのできる情報処理装置及
びこのような情報処理装置を設計するのに用いられる回
路情報がハードウェア記述言語により格納されているコ
ンピュータ読み取り可能な記憶媒体を実現できる。
【図面の簡単な説明】
【図１】本発明になる情報処理装置の第１実施例を示す
ブロック図である。
【図２】本発明になる情報処理装置の第２実施例を示す
ブロック図である。
【図３】本発明になる情報処理装置の第３実施例を示す
ブロック図である。
【図４】パラメータ設定モードと、使用するキャッシュ
インデックス数と、アドレスとの関係を示す図である。
【図５】アドレスの構成を説明する図である。
【図６】第３実施例におけるキャッシュ制御部の構成を
示すブロック図である。
【図７】マスクビット生成部が用いる真理値表を示す図
である。
【図８】本発明になる情報処理装置の第４実施例を示す
ブロック図である。
【図９】本発明になる情報処理装置の第５実施例を示す
ブロック図である。
【図１０】データ選択部の構成をアドレス制御部及びメ
モリ部の関連部分と共に示すブロック図である。
【図１１】データ配置部の構成をアドレス制御部及びメ
モリ部の関連部分と共に示すブロック図である。
【図１２】実回路の設計処理の流れを説明する図であ
る。
【図１３】図１２に示す如き設計処理を行うコンピュー
タシステムを示す図である。
【図１４】プロセッサ部の構成を示す図である。
【図１５】マイクロコードの構成を説明する図である。
【図１６】プロセッサ部の演算処理実行方法を示すフロ
ーチャートである。
【図１７】プロセッサ部の演算処理を説明する図であ
る。
【図１８】従来の情報処理装置の一例を示すブロック図
である。
【符号の説明】
１，１ｃ プロセッサ部 ２，２ａ〜２ｄ メモリサブシステム ３ 主記憶部 ２１ アドレスデコーダ部 ２２，２２ａ〜２２ｃ キャッシュ制御部 ２３ キャッシュメモリ部 ２４ データメモリ部 ２５ ＤＭＡ制御部 ２６，２６−１ データ選択部 ２６−２ データ配置部 ２７，２７ｃ キャッシュデータメモリ部 ２７−１〜２７−Ｎ メモリ部 １００ コンピュータシステム １１０ ディスク

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 入力要求のアドレスをデコードして該入
    力要求がキャッシュ制御の要求であるかＤＭＡ制御の要
    求であるかを示す判定信号を出力する判定手段と、 前記判定手段からの判定信号がキャッシュ制御の要求を
    示す場合にキャッシュ制御を行い、ＤＭＡ制御の要求を
    示す場合にＤＭＡ制御を行う制御手段とを備えた、情報
    処理装置。
  2. 【請求項２】 前記キャッシュ制御で用いられるキャッ
    シュメモリ部として使用される第１の領域と、前記ＤＭ
    Ａ制御で用いられるデータメモリ部として使用される第
    ２の領域とからなる単一のメモリ部を更に備えた、請求
    項１記載の情報処理装置。
  3. 【請求項３】 前記制御手段は、前記第１及び第２の領
    域の比率をパラメータに基づいて可変設定する手段を含
    む、請求項２記載の情報処理装置。
  4. 【請求項４】 前記メモリ部はマルチポート構成を有す
    る、請求項２又は３記載の情報処理装置。
  5. 【請求項５】 前記キャッシュ制御で用いられるキャッ
    シュメモリ部として使用される第１の領域と、前記ＤＭ
    Ａ制御で用いられるデータメモリ部として使用される第
    ２の領域とを構成するＮ個のメモリ部を更に備え、各メ
    モリ部は前記要求の最大データ幅Ｍ以下のデータ幅Ｌを
    有し、Ｌ，Ｎ及びＭはＬＮ≧２Ｍを満足する整数であ
    る、請求項１記載の情報処理装置。
  6. 【請求項６】 前記制御手段は、前記第１及び第２の領
    域の比率をパラメータに基づいて可変設定する手段を含
    む、請求項５記載の情報処理装置。
  7. 【請求項７】 前記メモリ部はマルチポート構成を有す
    る、請求項５又は６記載の情報処理装置。
  8. 【請求項８】 各部が単一チップ上に設けられた、請求
    項１〜７のいずれか１項記載の情報処理装置。
  9. 【請求項９】 前記入力要求を出力する単一のプロセッ
    サ部を更に備えた、請求項１〜７のいずれか１項記載の
    情報処理装置。
  10. 【請求項１０】 各部が単一チップ上に設けられた、請
    求項９記載の情報処理装置。
  11. 【請求項１１】 前記キャッシュ制御及び前記ＤＭＡ制
    御で用いられるメモリ部と接続された主記憶部を更に備
    えた、請求項２〜７のいずれか１項記載の情報処理装
    置。
  12. 【請求項１２】 前記入力要求を出力する単一のプロセ
    ッサ部を更に備えた、請求項１１記載の情報処理装置。
  13. 【請求項１３】 各部が単一チップ上に設けられた、請
    求項１１又は１２記載の情報処理装置。
  14. 【請求項１４】 主記憶部と、 キャッシュ用データを記憶するキャッシュメモリ部と、 ＤＭＡ用のデータを記憶すると共に独立したアクセスが
    可能な２ポート以上のデータメモリ部とを更に備え、 前記判定手段は、前記入力要求のアドレスをデコードし
    て該入力要求が該キャッシュメモリ部への第１の要求で
    あるか該データメモリ部への第２の要求であるかを示す
    信号を出力するデコーダ部を含み、 前記制御手段は、該デコーダ部からの信号に応答して読
    み出し要求の場合は該キャッシュメモリ部及び該データ
    メモリ部から読み出されたデータを選択的に前記要求元
    へ出力するデータ選択部と、該デコーダ部からの信号に
    応答して第１の要求が読み出し要求の場合は要求された
    データを該キャッシュメモリ部又は該主記憶部から読み
    出して該データ選択部へ出力すると共に第１の要求が書
    き込みの場合はデータを該キャッシュメモリ部又は該主
    記憶部に書き込むキャッシュ制御部と、該入力要求が前
    記第２の要求である場合に該データメモリ部の１つのポ
    ートを占有して該主記憶部と該データメモリ部との間の
    データ転送を制御するＤＭＡ制御部とを含み、 該データメモリ部は、該デコーダ部からの信号に応答し
    て第２の要求が読み出し要求の場合は要求されたデータ
    を該ＤＭＡ制御部が占有していない１つのポートを用い
    てデータメモリ部又は前記主記憶部から読み出して該デ
    ータ選択部へ出力すると共に第２の要求が書き込みの場
    合はデータを該データメモリ部又は該主記憶部に書き込
    む、請求項１記載の情報処理装置。
  15. 【請求項１５】 前記入力要求を出力する単一のプロセ
    ッサ部を更に備えた、請求項１４記載の情報処理装置。
  16. 【請求項１６】 各部が単一チップ上に設けられた、請
    求項１５記載の情報処理装置。
  17. 【請求項１７】 ハードウェア記述言語により回路情報
    を格納したコンピュータ読み取り可能な記憶媒体であっ
    て、 入力要求のアドレスをデコードして該入力要求がキャッ
    シュ制御の要求であるかＤＭＡ制御の要求であるかを示
    す判定信号を出力する判定手段に関する回路情報を格納
    する第１のデータ領域と、 前記判定手段からの判定信号がキャッシュ制御の要求を
    示す場合にキャッシュ制御を行い、ＤＭＡ制御の要求を
    示す場合にＤＭＡ制御を行う制御手段に関する回路情報
    を格納する第２のデータ領域とを備えた、記憶媒体。
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