JPH07117917B2 - バッファ記憶データの消去制御装置 - Google Patents

Description

【発明の詳細な説明】 ［目次］ 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 ［概要］ 各処理装置に設けられたバッファ記憶装置で古い内容と
なったデータの消去制御を行なう装置に関し、 各処理装置のデータ読出しアクセスをより高速に行なう
ことが可能となる装置の提供を目的とし、 主記憶装置に記憶されたデータの一部を保持するバッフ
ァ記憶装置が設けられた各処理装置から主記憶書込のア
クセス時に与えられる書込アクセス元の識別子及び書込
アクセスのアドレスを保持する手段と、保持中の識別子
を逐次選択して選択識別子で示される処理装置へ該識別
子と対応したアドレスを該処理装置のバッファ記憶装置
において消去すべきデータのアドレスそして送出する手
段と、主記憶読出しのアクセス時にいずれかの処理装置
から与えられた読出アクセス元の識別子及び読出アクセ
スのアドレスと保持中の各識別子及びアドレスとの比較
及び一致を確認する手段と、一致が確認された識別子で
示される処理装置へ主記憶読出しアクセスの無効を通知
する手段と、を有する、ことを特徴とする。

［産業上の利用分野］ 本発明は、バッファ記憶装置が各々設けられた複数の処
理装置により主記憶装置がアクセスされるコンピュータ
システムにおいて、各処理装置のバッファ記憶装置で古
い内容となったデータの消去制御を行なう装置に関する
ものである。

主記憶装置に記憶されたデータの一部を保持するバッフ
ァ記憶装置が使用されたコンピュータシステムでは、バ
ッファ記憶装置で保持中のデータに対する読出しアクセ
スが主記憶装置に対するアクセスに代えてバッファ記憶
装置に対して行なわれるので、主記憶装置に対するアク
セス回数が減少し、その結果、システムのアクセス速度
が高められる。

そしてそのバッファ記憶装置が各処理装置に設けられた
システムでは、記憶空間に対するアクセスが実際の処理
に最も近い位置で行なわれるので、さらにシステムのア
クセス速度を高めることが可能となる。

［従来の技術］ 第３図ではその種のコンピュータシステムの概略構成が
説明されており、主記憶装置10に記憶されたデータの一
部分がバッファ記憶装置12−1,12−２に各々保持されて
いる。

そしてそれらのバッファ記憶装置12−1,12−２は中央処
理装置14−1,14−２に各々設けられており、主記憶装置
10に対する中央処理装置14−1,14−２のアクセスは主記
憶制御装置30により制御されている。

このコンピュータシステムでは主記憶装置10が中央処理
装置14−1,14−２によりアクセスされるので、主記憶装
置10に記憶されていたあるデータが中央処理装置14−１
又は14−２により書き換えられた場合であってそのデー
タが他の中央処理装置14−２又は14−１のバッファ記憶
装置12−２又は12−１に保持されていたときには、この
バッファ記憶装置12−２又は12−１側のデータが主記憶
装置10側に対して古いものとなり、したがってその古い
データを消去（インバリデーション:BI）することが必
要となる。

このため、古いデータの消去制御を行なう消去制御装置
32が第３図のように設けられている。

なお、通常は消去制御装置32が主記憶制御装置30内に設
けられている。

第４図では従来における消去制御装置32の作用が説明さ
れており、この例では中央処理装置14−１により主記憶
装置10のアドレスA,Bが読出しアクセスされ、中央処理
装置14−２により両アドレスA,Bの書込アクセスが行な
われる。

そして中央処理装置14−１による読出しアクセスより中
央処理装置14−２による書込アクセスが先に行わなれて
おり、アクセスアドレスＡのデータは中央処理装置14−
１のバッファ記憶装置12−１ですでに保持されている。

第４図において、中央処理装置14−２によりアドレスＡ
の主記憶書込アドレス（ST Ａ）が実行され、次にアド
レスＢの主記憶書込アクセス（ST Ｂ）が実行される。

これによりバッファ記憶装置12−１におけるアドレスA,
Bのデータ消去が消去装置32の制御下で開始される。

そして中央処理装置14−１でアドレスＡの主記憶読出ア
クセス（FCH Ａ）が実行され、さらにアドレスＢの主記
憶読出しアクセス（FCH Ｂ）が実行される。

この中央処理装置14−１でアドレスＡに対する主記憶読
出しアクセス（FCH Ａ）が実行されると、アドレスＡの
データがバッファ記憶装置12−１に保持されているの
で、そのアドレスＡのデータはバッファ記憶装置12−１
から中央処理装置14−１に読出される。

またアドレスＢに対する読出しアクセスの処理（FCH
Ｂ）が中央処理装置14−１で実行されると、アドレスＢ
のデータがバッファ記憶装置12−１に保持されていない
ので、中央処理装置14−１により主記憶装置10が直接ア
クセスされる。

ここで、アドレスA,Bのデータ消去がバッファ記憶装置1
2−１で完了する前にアドレスＢのデータが中央処理装
置14−１に読出されと（破線部分参照）、中央処理装置
14−１ではアドレスＡが古いデータとなり、アドレスＢ
が新しいデータとなる。

その結果、バッファ記憶装置12−１ではアドレスA,BのS
T A,ST Ｂのアクセス順序が実際とは逆になる。

そこで、中央処理装置14−２によりアドレスA,Bに対す
る書込アクセスの処理（ST A,ST Ｂ）が行なわれたとき
に、バッファ記憶装置12−１のアドレスA,Bで保持され
ているデータの消去に長時間を要し、そのデータ消去が
アドレスＢのデータが読み出されるアクセス終了前に完
了しないことが確認されると、データ消去に要する時間
（ｍτ：τ＝マシンサイクル）の経過を待って消去制御
装置32から中央処理装置14−１にアドレスＢの読出しデ
ータの無効を通知する信号（キャンセルブロックフェッ
チ信号.CAN BF OUT）が出力される。

この信号が出力されると、中央処理装置14−１により主
記憶装置10のアドレスＢが再びアクセスされ、そのアド
レスＢの新たなデータが主記憶装置10から中央処理装置
14−１に読出される。

その後、中央処理装置14−１でアドレスA,Bの読出しア
クセス処理（FCH A,FCH Ｂ）が実行されると、アドレス
Ａのデータがバッファ記憶装置12−１から既に消去され
ているので、共に新しいアドレスA,Bのデータが中央処
理装置14−１に読出される。

［発明が解決しようとする課題］ しかしながら従来においては、消去の不要なアドレスＢ
の保持データまでもが消去の対象となり、そのアドレス
Ｂの読出しデータの無効が通知されるので、主記憶装置
10に対して無意味なアクセスが行なわれ、このためシス
テムのアクセス速度が低下していた。

本発明は上記従来の課題に鑑みてなされたものであり、
その目的は、主記憶の読出アクセスをより高速に行なう
ことが可能となる装置を提供することにある。

［課題を解決するための手段］ 上記目的を達成するために、本発明にかかる装置（32）
は第１図のように構成されている。

同図において、主記憶装置10に記憶されたデータの一部
がバッファ記憶装置12−1,12−２・・・12−ｎに保持さ
れており、バッファ記憶装置12−1,12−２・・・12−ｎ
は処理装置14−1,14−２・・・14−ｎに設けられてい
る。

そして処理装置14−1,14−２・・・14−ｎにより主記憶
装置10の書込アクセスが行なわれる際には、そのアクセ
スを行なう処理装置14−1,14−２・・・又は14−ｎを示
す識別子及び書込アクセスの対象となるアドレスが本装
置32の手段16に与えられ、保持される。

そして手段18では手段16に保持中の識別子が逐次取り出
され、その識別子で示される処理装置14−1,14−２・・
・又は14−ｎへ、これと対応したアドレスが該処理装置
14−1,14−２・・・又は14−ｎのバッファ記憶装置12−
1,12−２・・・又は12−ｎで消去すべきデータのアドレ
スとして送出される。

さらに処理装置14−1,14−２・・・又は14−ｎで主記憶
読出しのアクセスが行なわれるときには、その読出アク
セスを行なうアクセス元処理装置14−1,14−２・・・又
は14−ｎを示す識別子及びこの読出アクセスの対象とな
るアドレスが手段16で保持中の識別子及びアドレスと一
致するか否かが手段20で判断される。

手段20で読出アクセスと書込アクセスに関する識別子の
比較及びそのアドレスの一致が確認されると、一致確認
された識別子で示される処理装置14−1,14−２・・・又
は14−ｎへ主記憶読出しデータの無効が手段22から通知
される。

［作用］ 本発明では、いずれかの処理装置14−1,14−２・・・又
は14−ｎが書込アクセスを行なった後、その処理装置14
−1,14−２・・・又は14−ｎが読出アクセスを行なう場
合であって、読出アクセスのアドレスが書込アクセスの
アドレスと一致し、なおかつ書込みアクセスによるBI処
理が読出アクセスの終了に間に合わないと判断されたと
きのみ、読出しデータの無効が通知される。

［実施例］ 以下、図面に基づいて本発明にかかる装置の好適な実施
例を説明する。

第２図には実施例の構成が示されており、中央処理装置
14−1,14−２で主記憶書込のアクセス処理（ST）又は読
出アクセスの処理（FCH）が実行されると、これを実行
した中央処理装置14−１又は14−２を示す識別子とアク
セス対象のアドレスとがパイプライン40−1,40−2,40−
３を介してポート42−1,42−2,42−３にセットされる。

そして書込アクセス時の識別子及びアドレスはポート42
−1,42−2,42−３からセレクタ44を介してBIQレジスタ
部16に与えられる。

BIQレジスタ部16にはｎ個のレジスタ16 1,16 ２・・・1
6 ｎが設けられており、書込アドレス時の識別子及びア
ドレスはアクセス毎にそれらへ順次セットされる。

これらレジスタ16 1,16 ２・・・16 ｎの識別子及びア
ドレスはセレクタ18に逐次与えられ、各識別子で示され
る書込アクセス元以外の中央処理装置14−１又は14−２
へその識別子と対応したアドレスがポート46を介して送
出される。

ポート46からアドレスが与えられた中央処理装置14−１
又は14−２ではこれに設けられたバッファ記憶装置12−
１又は12−２の保持データ中でポート46から与えられた
アドレスのデータを消去する処理が行なわれる。

以上のように、中央処理装置14−1,14−２で主記憶書込
アクセスの処理（ST）が連続して行なわれると、書込ア
クセスのアドレスが消去制御装置32から逐次書込アクセ
ス元以外へ逐次与えられ、対応のバッファ記憶装置12−
１又は12−２に保持されていたデータのうち、与えられ
たアドレスのデータが順に消去される。

ただし、ポート46からは書込アクセスの各アドレスがシ
リアルに与えられるので、後尾のアドレスが与えられて
そのアドレスに保持されていたデータが消去されるまで
にはある程度の待ち時間が必要となる。

ここで主記憶書込アクセスの処理（ST）に続いて主記憶
読出しのアクセス（FCH）が行なわれると、その読出ア
クセス元となる中央処理装置14−１又は14−２の識別子
と読出アクセスのアドレスとがパイプライン40−1,40−
2,40−３及びポート42−1,42−2,42−３を介して比較部
20に与えられる。

比較部20にはレジスタ16 1,16 ２・・・16 ｎから主記
憶書込アクセス時の識別子及びアドレスが各々与えられ
る比較器20 1,20 ２・・・20 ｎが設けられており、そ
れらの比較器20 1,20 ２・・・20 ｎには主記憶読出ア
クセス時の識別子及びアドレスがポート42−1,42−2,42
−３から入力される。

そしていずれかの比較器20 1,20 ２・・・20 ｎで主記
憶書込アクセス時の識別子及びアドレスと主記憶読出時
の識別子及びアドレスとの比較がなされ、アドレスの一
致が確認されると、その一致確認が行なわれた識別子が
示す主記憶読出しアクセス元の中央処理装置14−1,14−
２へ、この識別子と対応したアドレスの読出データが無
効であることを示す信号（CAN BF OUT）が、パイプ22−
1,22−2,22−３からポート48を介して送出される。

ただし、読出データが無効であることを示す信号がポー
ト48より送出される前にバッファ記憶データが消去され
た場合（例えば読出アクセス時にBIQレジスタ部16のレ
ジスタ16 1,16 ２・・・16 ｎが空であるとき）には、
主記憶読出アクセスのデータが無効であることを通知す
ることが不要となる。

このため、レジスタ16 1,16 ２・・・16 ｎが全て空と
なることを条件としてキャンセル制御部50によりポート
48が閉じられ、主記憶読出アクセスのデータが無効であ
ることを示す信号の送出が禁止される。

その結果、中央処理装置14−１又は14−２による主記憶
読出アクセスの不要な処理が回避される。

以上説明したように本実施例によれば、主記憶書込のア
クセスを行なった中央処理装置14−１又は14−２がその
後に主記憶読出しのアクセスが行なわれた場合で、その
読出しアクセスのアドレスと書込アドレスのアクセスと
が一致した場合に限り、主記憶読出データの無効が通知
されるので、不要なアクセスを防止してシステムのアク
セス速度をより高めることが可能となる。

［発明の効果］ 以上説明したように本発明によれば、ある処理装置が主
記憶書込みを行なった後にその処理装置が書込時と同一
アドレスに対してデータ読出しを行なった場合にのみ、
この読出しデータの無効が通知されるので、それ以外の
不要な無効通知は行なわれず、したがって不必要なアク
セスを排除してコンピュータシステムの主記憶アクセス
速度をより高めることが可能となる。

【図面の簡単な説明】

第１図は発明の原理説明図、 第２図は実施例の構成説明図、 第３図はコンピュータシステムの概略構成説明図、 第４図は従来装置の作用説明図である。 10……主記憶装置、12−1,12−２……バッファ記憶装
置、14−1,14−２……中央処理装置、16……BIQレジス
タ部、16 1,16 ２・・・16 ｎ……レジスタ、18……セ
レクタ、20……比較部、20 1,20 2,20 ｎ……比較器、2
2−1,22−2,22−３……パイプ、30……主記憶制御装
置、32……消去制御装置、40−1,40−2,40−３……パイ
プライン、42−1,42−2,42−３……ポート、44……セレ
クタ、46,48……ポート、50……キャンセル制御部。

Claims (1)

【特許請求の範囲】
1. 【請求項１】主記憶装置（10）に記憶されたデータの一
   部を保持するバッファ記憶装置（12−1,12−２・・・12
   −ｎ）が設けられた各処理装置（14−1,14−２・・・14
   −ｎ）から主記憶書込のアクセス時に与えられる書込ア
   クセス元の識別子及び書込アクセスのアドレスを保持す
   る手段（16）と、 保持中の識別子を逐次選択して選択識別子で示される処
   理装置（14−1,14−２・・・又は14−ｎ）へ該識別子と
   対応したアドレスを該処理装置（14−1,14−２・・・又
   は14−ｎ）のバッファ記憶装置（12−1,12−１・・・又
   は12−ｎ）において消去すべきデータのアドレスとして
   送出する手段（18）と、 主記憶読出しのアクセス時にいずれかの処理装置（14−
   1,14−２・・・又は14−ｎ）から与えられた読出アクセ
   ス元の識別子と保持中の識別子及び読出アクセスのアド
   レスと保持中のアドレスとの比較及び一致を確認する手
   段（20）と、 アドレスの一致が確認された識別子で示される処理装置
   （14−1,14−２・・・又は14−ｎ）へ主記憶読出しアク
   セスの無効を通知する手段（22）と、 を有する、ことを特徴とするバッファ記憶データの消去
   制御装置。