KR920008426B1 - 내부 버스라인 수를 줄인 데이타 처리 장치 - Google Patents

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후지쓰 가부시끼가이샤
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Abstract

내용 없음.

Description

내부 버스라인 수를 줄인 데이터 처리장치
제1도는 본 발명에 의한 데이터 처리 시스템의 기본구성을 도시한 블록도.
제2도는 본 발명에 의한 데이터 처리 장치을 도시한 블록도.
제3도는 제2도에 나타낸 버스 제어 유니트를 도시한 블록도.
제4도는 제2도에 나타낸 태크(tags)를 도시한 블록도.
제5도는 본 발명에 의한 데이터 처리 시스템의 실시예를 나타낸 블록도.
제6 및 제7도는 제5도에 나타낸 데이터 처리 시스템의 동작들을 도시한 블록도.
본 발명은 데이터 처리 장치(마이크로 프로세싱 유니트)에 관한 것이며, 더 구체적으로는 복수의 데이터 처리 장치에 의해 데이터 처리 시스템(컴퓨터 시스템)을 구성하는 데이터 처리 장치에 관한 것이다.
최근에 복수의 마이크로 프로세싱 유니트와 단일 메인 메모리를 갖고 시스템 버스에 의해서 연결된 컴퓨터 시스템(데이터 처리 시스템)이 개발 되었다. 그와 같은 컴퓨터 시스템을 구성하는 데이터 처리 장치에는 메인 메모리의 내용의 일부를 카피 하기 위한 버퍼들이 마이크로 프로세싱 유니트내에 설비되어 있다. 최근에 컴퓨터 시스템의 고속동작의 요구에 부응하기 위해 메인 메모리의 데이터 억세스의 고속화가 요구되고 있다.
이 마이크로 프로세싱 유니트에는 메인 메모리를 갱신할 때 버퍼 내에 기억된 명령 데이터 또는 오퍼랜드 데이터(Operand data)의 내용을 갱신하거나 뮤효화 한다.
즉 마이크로 프로세싱 유니트에는 예를 들어 내부 동작에 의해서 메인 메모리를 갱신 할 때 버퍼내에서 갱신 동작이나 무효화 동작을 실행할 수 있도록 전용 내부 버스들이 명령 데이터를 기억하는 버퍼와 오퍼랜드 데이터를 기억하는 또 하나의 버퍼를 각각 구비되어 있다.
상술한 바와 같이 컴퓨터 시스템으로서 사용하기 위한 복수의 데이터 처리 장치(마이크로 프로세싱 유니트들)를 갖고 있는 종래의 데이터 처리 시스템에서는 각각 명령 데이터를 기억하는 버퍼(명령 캐슈 메모리(instruction cache memory)와 오퍼랜드 데이터를 기억하는 또 하나의 버퍼(오퍼랜드 캐슈메모리)가 전용 내부 버스들 (또는 전용 내부 버스라인)을 갖고 있으며, 그에 의해 버퍼내의 데이터를 갱신하거나 무효화를 행한다. 상술한 것과 마찬가지로 다른 마이크로 프로세싱 유니트에 의해서 메인 메모리의 내용을 갱신할 경우에 각 마이크로 프로세싱 유니트내의 버퍼에 기억된 데이터도 역시 갱신되거나 무효화 되어야 한다.
따라서 복수의 마이크로 프로세싱 유니트들내의 버퍼들에 대한 제어 처리가 복잡해진다. 또한 이들 양 버퍼들(명령 캐슈 메모리 및 오퍼랜드 캐슈 메모리)용 전용 버스들이 설비되어야 하므로 각 마이크로 프로세싱 유니트내의 내부 버스라인의 수가 증가된다. 이는 본질적으로 마이크로 프로세싱 유니트 또는 컴퓨터 시스템의 고속 동작과 대용량 집적의 실현을 방해한다. 또한, 내부 버퍼내의 메모리와 복수의 마이크로 프로세싱 유니트내에 배치된 메인메모리의 내용의 일관성을 유지하기 어렵다.
복수의 데이터 처리 장치(마이크로 프로세싱 유니트)로 되는 종래의 컴퓨터 시스템에서는 각 데이터 처리 장치내의 버퍼를 배열하기 위하여 다수의 전용 버스들이 연결될 필요가 있다. 결과적으로 데이터 처리 장치내의 고속 동작과 대용량 집적이 불가능하고, 복수의 데이터 처리 장치의 각각에 포함되는 내부 버퍼와 메인 메모리내의 내용들의 일관성을 실제로 유지할 수 없어서, 데이터 처리 장치의 제어 또는 데이터 처리 시스템의 제어가 복잡해진다.
본 발명의 목적은 종래의 데이터 처리 장치에서의 상기 각종 문제점들에 비추어 내부 버퍼 수를 줄이고 제어 시스템을 간략화하고 내부 버퍼들과 메인 메모리내의 내용들이 일관성을 용이하게 유지 하는데 있다.
본 발명에 의하면 버스 제어 유니트, 메모리 관리 유니트 ; 실행 유니트, 및 내부 버스들을 포함하며, 상기 버스 제어 유니트, 메모리 관리 유니트 및 실행 유니트가 내부 버스들에 의해서 연결되고, 상기 내부 버스들은 상기 버스 제어 유니트와 상기 메모리 관리 유니트의 사이에 연결된 양 방향 버스에 의해서 구성되는 내부 어드레스 버스를 포함하며, 또한 상기 내부 어드레스 버스는 외부로부터 메모리 관리 유니트로의 기입 어드레스를 전달하는 데이터 처리 장치가 제공된다.
상기 메모리 관리 유니트는 양 방향 내부 어드레스 버스를 거쳐서 버스 제어 유니트에 연결되어 있으며, 명령 어드레스와, 오퍼랜드 어드레스를 선택하여 상기 명령 어드레스와 상기 오퍼랜드 어드레스를 상기 양 방향 어드레스 버스로 전달하는 어드레스 선택기 ; 양 방향 내부 어드레스 버스와 외부 어드레스 전달 버스를 거쳐서 버스 제어 유니트에 연결되어 있으며, 시스템 버스로부터 전달받은 어드레스를 보지 하는 외부 어드레스 버퍼 ; 상기 내부 버스들 중에서 명령 어드레스 버스를 거쳐서 상기 어드레스 선택기에 연결되어 있으며, 메인 메모리내에 기억된 명령 데이터의 카피들을 보지하는 제1버퍼, 명령 어드레스 버스를 거쳐서 상기 어드레스 선택기에 연결되고 또 외부 어드레스 버퍼에 연결되어 있는 제1버퍼를 위한 제1태그 ; 내부 버스들 중 오퍼랜드 어드레스버스를 거쳐서 상기 어드레스 선택기에 연결되어 있으며 상기 메인 메모리내에 기억된 오퍼랜드 데이터의 카피들을 보지하기 위한 제2버퍼 ; 및 명령 어드레스 버스를 거쳐서 상기 어드레스 선택기에 연결되고 또 상기 외부 어드레스 버퍼에 연결되어 있는 제2버퍼를 위한 제2 태그 ; 를 포함하고 있다.
상기 제 1 및 제2태그들의 각각은 기억된 각 데이터를 위한 발리디티 비트를 갖는 리드/라이트 회로 ; 외부 어드레스 버퍼에 연결되어 있고 외부 어드레스 버퍼내에 기억되어 있는 어드레스를 피지컬 어드레스로 데코딩하는 데코더 ; 및 상기 외부 어드레스 버퍼와 리드/라이트 회로에 연결되어 있고 상기 피지컬 어드레스를 기준 어드레스와 비교하여 상기 피지컬 어드레스가 기준 어드레스와 일치될 경우에 상기 피지컬 어드레스에 대응하 리드/라이트 회로내의 발리디티 비트가 클리어되게 하는 비교기를 포함하고 있다.
상기 제1태그는 제1태그 제어라인을 거쳐서 실행 유니트로부터 출력되는 제어 신호들에 응하여 비교동작을 행하고, 제2태그 제어라인을 거쳐서 실행 유니트로부터 출력되는 제어 신호에 응하여 비교 동작을 행한다.
버스 제어 유니트는 양 방향 내부 어드레스 버스에 연결되어 있는 제 1 입력 게이트, 제 1 입력 게이트에 연결되어 있는 제 1 레지스터, 및 제1 레지스터와 시스템 버스에 연결되어 있는 제1출력 게이트 ; 제어 신호를 공급받아 제 1 입력 게이트와 제1출력게이트를 제어하는 입력/출력 제어 회로 ; 시스템 버스에 연결되어 있는 제2입력 게이트, 제2입력 게이트에 연결되어 있는 제2레지스터 및 제2레지스터와 양 방향 내부 어드레스 버스에 연결되어 있는 제2출력 게이트 ; 및 제어 신호를 공급받아 제2입력 게이트와 제2출력 게이트를 제어하는 어드레스 감시 제어 회로를 포함하고 있다.
입력/출력 제어 회로는 양 방향 내부 어드레스 버스내의 어드레스를 데이터 처리 장치가 리드 동작 또는 라이트 동작을 행할 때에 상기 시스템 버스로 전달한다. 상기 어드레스 감시 제어 회로는 메인 메모리를 기입하기 위하여 데이터 처리 장치가 상기 시스템 버스를 사용하지 않고 다른 데이터 처리 장치가 시스템 버스를 사용할 경우에 시스템 버스내의 어드레스를 양 방향 내부 어드레스 버스로 전달한다.
본 발명에 의하면 시스템 버스에 연결되어 있고 시스템 버스와 버스 제어 회로에 연결되어 있는 내부 버스들간에 입력과 출력을 제어하는 데이터 처리 장치, 내부 버스들을 거쳐서 버스 제어 유니트에 연결되어 있고 메인 메모리내에 기억될 데이터의 카피들을 보지 하는 메모리 관리 유니트 ; 및 내부 버스들과 신호 라인들을 거쳐서 상기 버스제어 유니트와 상기 메모리 관리 유니트에 연결되어 있고 각종 명령을 실행하는 실행 유니트가 설비되어 있고, 상기 버스제어 유니트와 상기 메모리 관리 유니트사이에 연결되어 있는 내부 버스들 중 내부 어드레스 버스가 양 방향 버스로 구성되고, 상기 양 방향 내부 어드레스 버스가 시스템 버스내의 기입 어드레스를 메모리 관리유니트로 전달하기 위하여 내부 버스들 중의 외부 어드레스 전달 버스에 연결되어 있다.
또 본 발명에 의하면 복수의 데이터 처리 장치를 갖는 데이터 처리 시스템, 메인 메모리, 및 상기 처리장치와 상기 메모리의 사이를 연결하는 시스템 버스가 설비되어 있고, 각 데이터 처리 장치는 시스템 버스에 연결되어 있고 시스템 버스와 버스 제어 유니트에 연결되어 있는 내부 버스들 간의 입력과 출력을 제어하는 버스 제어 유니트 ; 내부 버스들을 거쳐서 버스 제어 유니트에 연결되어 있고 메인 메모리내에 거억되어 있는 데이터의 카피들을 보지하는 메모리 관리 유니트 ; 및 내부 버스들과 신호 라인들을 거쳐서 버스 제어 유니트와 메모리 관리 유니트에 연결되어 있고 각종 명령들을 실행 하는 실행 유니트가 제공되어 있고 버스 제어 유니트와 메모리 관리 유니트의 사이에 연결되어 있는 내부 버스들 중의 내부 어드레스 버스가 양 방향버스로 구성되고 상기 양 방향 내부 어드레스 버스가 시스템 버스내의 기입 어드레스를 메모리 관리 유니트로 전달하기 위하여 내부 버스들 중의 외부 어드레스 전달 버스에 연결되어 있다.
또 본 발명에 의하면 내부 캐슈 메모리 ; 명령을 실행하여 내부 캐슈 메모리 또는 외부 메모리를 억세스 하기 위하여 기입 어드레스를 출력하는 명령 실행 수단 ; 외부 메모리의 내용들과 내부 캐규 메모리의 내용들간의 어긋남을 검출하여 내부 캐슈 메모리의 내용들을 무효화하는 어드레스 감시 수단 ; 어드레스의 입출력을 하는 단자 수단 ; 및 상기 단자 수단, 명령 실행 수단 및 어드레스 감시 수단들간에 연결되어 있고 명령 실행 어드레스 및 외부 기입 어드레스로부터 출력되는 기입 어드레스를 어드레스 감시 수단으로 전달하기 위한 양 방향 내부 어드레스 버스를 포함하는 단일 반도체로 구성되어 있는 모놀리식 마이크로 프로세서(monolithc micro processor) 가 제공되어 있다.
제1도에 나타낸 바와 같이 데이터 처리 시스템은 복수의 데이터 처리 장치들 (AA, BB), 메인 메모리(15) 및 데이터 처리 장치들(AA,BB)을 메인 메모리(15)에 연결하는 시스템 버스(SB)를 포함하고 있다. 각 데이터 처리 장치들(AA,BB)는 버스 제어 유니트(11), 메모리 관리 유니트(AAA), 실행 유니트(12)와, 버스 제어 유니트(11), 메모리 관리 유니트(AAA) 및 실행 유니트(12)를 각각 상호 연결하는 내부 버스들(8, 9, 5, 6)을 포함하고 있다. 내부 버스(8)은 메모리 관리 유니트(AAA)와 버스제어 유니트(11)간에 오퍼랜드 어드레스를 제공하는 양 방향 내부 버스에 의해서 구성되어 있다. 이 양 방향 내부 버스(8)는 시스템 버스(SB)내의 기입 어드레스를 메모리 관리 유니트(AAA)로 전달하기 위하여 외부 어드레스 전달 버스(9)에 연결되어 있다.
이상의 결과로서 예를 들면 복수의 마이크로 프로세싱 유니트(AA,BB)로 되는 컴퓨터 시스템내에 양 방향 내부 버스(8)가 각 마이크로 프로세싱 장치 (예를 들면 모놀리식 마이크로 프로세서(AA))의 내부동작에 의해서 메인 메모리(15)의 갱신과 다른 마이크로 프로세싱 장치들(예를 들면 모놀리식 마이크로 프로세서(BB))에 의해서 메인 메모리(15)의 갱신을 위하여 공통으로 사용된다. 이는 내부 버스라인의 수를 줄일 수 있어 제어 구성을 간략화 할 수 있고 복수의 버퍼들(1,2)과 메인 메모리(15)내의 내용의 일관성을 용이하게 보지 할 수 있게 된다.
제2도는 본 발명에 의한 데이터 처리 장치의 구성을 도시한 불록도이다. 제2도에서 명령캐슈 메모리로서 사용되는 제1버퍼(1)은 주로 메인 메모리(15)내에 기억되어 있는 내용들 (명령 데이터)의 카피들을 보지 하고, 제1버퍼(1)내에 보지된 명령 데이터의 어드레스를 포함하고 있는 제1태그(2)는 제1버퍼(1)내에 보지되어 있는 데이터가 유효인지 무효인지를 지시할 수 있는 메모리부를 포함하고 있다.
제1태그(2)는 외부 어드레스 버퍼(7)내에 보지되어 있는 어드레스를 제1태그 (2)내의 어드레스와 비교하고 두 어드레스가 서로 일치되면 태그(2)는 어드레스용 스토리지가 무효로서 특정 지우도록 발리디티 비트를 변경한다. 마찬가지로 오퍼랜드 캐슈 메모리로서 사용되는 제2버퍼(3)은 주로 메인 메모리(15)와 제2태그(4) 내에 기억되어 있는 내용들 (오퍼랜드 데이터)의 카피들을 보지하고 제2버퍼(3)내에 보지되어 있는 명령데이터가 유효인지 무효인지를 지시할 수 있는 메모리부를 포함하는 제2버퍼(3)내에 보지되어 있는 명령 데이터의 어드레스를 포함하고 있다.
제2태그(4)는 외부 어드레스 버퍼(7)내에 보지되어 있는 어드레스를 제2태그 (4)내의 어드레스와 비교하고, 두 어드레스가 서로 일치된 경우에는 어드레스용 스토리지가 무효로 특정 지워지도록 태그(4)가 발리디티를 변경시킨다.
명령 어드레스를 전달하기 위하여 사용되는 명령 어드레스 버스(5)는 제1버퍼 (1), 제1태그(2), 실행 유니트(12) 및 어드레스 선택기(10)에 연결되어 있다. 이 명령 어드레스 버스(5)는 실행 유니트(12)가 명령데이터를 입력할 때에 명령 어드레스 신호들이 명령 어드레스 버스(5)를 거쳐서 제1버퍼(1), 제1태그(2) 및, 실행 유니트 (12)에 전달되게 구성되어 있다. 오퍼랜드 어드레스를 전달하기 위하여 사용되는 오퍼랜드 어드레스버스(6)가 제2버퍼(3), 제2태그(4), 실행 유니트(12) 및 어드레스 선택기(10)에 연결되어 있다. 오퍼랜드 어드레스 버스(6)는 실행 유니트(12)가 오퍼랜드 데이터를 입력할 때에 오퍼랜드 어드레스(6)를 거쳐서 제2버퍼(3), 제2태그(4) 및 실행 유니트(12)에 각각 연결되어 있다.
외부 어드레스 버퍼(7)는 외부 어드레스 전달 버스(9)를 거쳐서 시스템 버스 (SB)로부터 전달받은 어드레스를 보지하기 위하여 사용된다. 양 방향 내부 버스(8)는 메모리 관리 유니트(AAA)와 버스 제어 유니트(11)간에 어드레스 정보를 전달한다. 외부 어드레스 전달 버스(9)는 양 방향 내부 버스(8)위의 어드레스 정보를 외부 어드레스 버퍼(7)로 전달한다. 어드레스 선택기(10)는 명령 어드레스와 오퍼랜드 어드레스를 선택하여 그들을 양 방향 내부 버스(8)로 전달한다.
버스 제어 유니트(11)는 시스템 버스(SB), 내부 입력/출력 제어 및 버스들을 외부 억세스를 위하여 개방할 경우에 시스템 버스 (SB)내의 기입 어드레스가 양 방향 내부 버스들(8)로 전달되게 되게 구성되어 있다. 실행 유니트(12)는 메인 메모리(15)내에 기억되어 있는 명령을 실행하고 데이터 처리 장치(AA)를 제어한다.
제1태그 제어라인(13)은 제1태그(2)내의 비교 동작을 지시하는 제어선으로 비교 동작이 행해질 것인지의 여부를 제어한다. 제2태그 제어 라인(14)는 제2태그(4)내의 비교 동작을 지시하는 제어선으로 비교 동작이 행해질 것인지의 여부를 제어한다.
상술한 실시 예에서는 실행 유니트(12)에서의 기입 동작에 의해서 생성되는 오퍼랜드가 오퍼랜드 어드레스 버스(6)를 거쳐서 어드레스 선택기(10)로 전달된다. 어드레스 선택기 (10)는 오퍼랜드 어드레스를 양 방향 내부 버스(8)로 출력하고, 출력 오퍼랜드 어드레스는 외부 어드레스 전달 버스(9)를 거쳐서 외부 어드레스 버퍼(7)로 전달된다. 외부 어드레스 버퍼(7)는 오퍼랜드 어드레스를 보지하고 오퍼랜드 어드레스를 제1태그(2) 및 제2태그(4)를 출력한다.
제1태그(2)는 제1태그 제어라인 (13)의 제어 신호들에 응하여 비교 동작을 행하고 상기 비교 결과로서 제1태그(2)의 스토리지에 대한 무효화를 지시한다. 마찬가지로 제2태그(4)는 제2태그 제어라인(14)의 제어 신호들에 응하여 비교 동작을 행한다. 상기 비교 결과로서 제2태그(4)의 스토리지에 대한 무효화를 지시한다. 메인 메모리 (15)내에 기억되어 있는 데이터의 갱신 동작이 다른 데이터 처리 장치 (예를 들면 데이터 처리 장치(BB)) 에 의해서 행해지면 시스템 버스(SB)로부터의 기입 어드레스가 버스 제어 유니트(계시1)에 의해서 양 방향 내부 버스(8)로 출력된다. 또한 양 방향 내부 버스(8)에 연결되어 있는 외부 어드레스 전달 버스(9)를 거쳐서 외부 어드레스 버퍼 (7)로 전달된다.
외부 어드레스 버퍼(7)는 기입 어드레스를 보지하고 제1태그(2) 및 제2태그 (4)로 기입 어드레스를 출력한다. 제1태그(2)에서는 제1태그(2)의 메모리부에 대하여 무효화를 나타내도록 지시한다. 제2태그(4)에서는 제2태그 제어라인(14) 위의 제어 신호에 의해서 비교 동작이 행해져 제2태그(4)의 메모리부에 대하여 무효화가 특정지워진다.
제3도는 제2도에 나타낸 버스 제어 유니트를 도시한 블록도이다. 제3도에 나타낸 바와 같이 버스 제어 유니트(11)는 입력 게이트들(111, 116), 레지스터들(112, 115), 출력 게이트들(113, 114), 어드레스 감시 제어 회로(117) 및 입력/출력 제어 회로 (118)를 포함 하고 있다. 입력 게이트(11)은 양 방향 내부 버스(8)에 연결되어 있고 입력/출력 제어 회로(118)에 의해서 제어되고 레지스터(112)는 입력 게이트(111)과 출력 게이트(113)의 사이에 설비되어 있고 출력 게이트(113)은 어드레스 단자 (119)를 거쳐서 시스템 버스(SB)에 연결되어 입력/출력 제어 회로 (118)에 의해서 제어 되는 것이다. 출력 게이트(114)는 양 방향 내부 버스(8)에 연결되어 있고 어드레스 감시 제어 회로 (117)에 의해서 제어되고 레지스터(115)는 출력 게이트(114)와 입력 게이트 (116)의 사이에 설비되어 있고 입력 게이트(116)는 어드레스 단자 (119)를 거쳐서 시스템 버스(SB)에 연결되어 어드레스 감시 제어 회로 (117)에 의해서 제어된다. 어드레스 단자 (119)는 어드레스의 입력과 출력을 하는데 사용되는 것이다. 양 방향 내부 버스(8)는 메모리 관리 유니트(AAA)와 버스 제어 유니트(11)간에 오퍼랜드 어드레스를 제공한다. 이 양 방향 내부 버스(8)는 시스템 버스들(SB)내의 기입 어드레스를 외부 어드레스 버퍼(7) (메모리 제어부)로 전달하기 위하여 외부 어드레스 전달 버스(9)에 연결되어 있다. 양 방향 내부 버스(8)를 거쳐서 내부 버스들로부터 전달되어 온 어드레스는 입력 게이트 (111)로 입력되고 레지스터 (112)로 전달되어 레지스터 (112)내에 보지된다. 레지스터(112)내에 보지된 어드레스는 출력 게이트(113)를 거쳐서 시스템 버스(SB)로 전달된다.
입력 게이트(111) 및 출력 게이트 (113)는 입력/출력 제어 회로 (118)로부터 출력되는 신호들에 의해서 제어되는 것이다. 시스템 버스(SB)로부터 전달되어 온 어드레스는 입력 게이트(116)로 입력되고 레지스터(115)로 전달되어 레지스터(115)내에 보지된다. 레지스터(115)내에 보지된 어드레스는 출력 게이트 (114)를 거쳐서 내부 버스 (양 방향 내부 버스(8))로 전달된다. 입력 게이트(116) 및 출력 게이트(114)는 어드레스 감시 제어 회로 (117)로부터 출력되는 신호들에 의해서 제어된다.
입력/출력 제어 회로 (118)는 복수의 제어 신호들
Figure kpo00001
를 제어 신호 단자들(12)을 거쳐서 공급받고 입력/출력 제어 회로 (118)는 데이터 처리 장치가 독출 동작 또는 기입 동작을 행할 때에 내부 버스(양 방향 배부 버스(8))내의 어드레스를 외부버스(시스템 버스(SB))로 전달하는 데 사용된다.
어드레스 감시 제어 회로(117)는 복수의 제어 신호들
Figure kpo00002
를 제어 신호 단자들(120)을 거쳐서 공급받고 어드레스 감시 제어 회로 (117)는 메인 메모리 (15)를 기입하기 위하여 이 데이터 처리 장치가 시스템 버스(SB)를 사용하지 않고 다른 데이터 처리 장치가 시스템 버스를 사용할 때에 외부 어드레스 버스(시스템 버스 (SB)내의 어드레스를 내부 버스(양 방향 버스(8))로 전달하는데 사용된다.
제4도는 제2도에 나타낸 태그를 도시한 블록도이다.
제4도에서 부호 13은 제1태그 제어라인, 18은 발리드비트 클리어라인, 19는 클리어 기능을 갖는 리드/라이트(R/W)회로, 20은 데코더, 21은 비교기를 가리킨다.
제4도에 나타낸 바와 같이 외부 어드레스 버퍼(7)내에 기억된 어드레스는 제1태그(2)에 입력되어 데코더(20)에 의해서 데코딩되고 비교기(21)에 의해서 비교되기 위하여 2방향으로 갈라진다. 제1태그는 제1태그 라인(13)의 신호들에 의해서 데코딩하기 위한 어드레스에 따라서 서치(search)된다. 서치된 피지컬 어드레스는 비교기(21)에 의해서 기준 어드레스와 비교된다. 서치된 피지컬 어드레스가 기준 어드레스와 일치된 때에 이 피지컬 어드레스에 대응하는 태그 메모리내에 기억되어 있는 발라디티비트가 클리어되어 캐슈 메모리의 일관성이 유지될 수 있다. 제1태그(2)는 명령캐슈메모리 또는 제1버퍼(1)을 위하여 설비되고 제2 태그(4)는 오퍼랜드 캐슈 메모리 또는 제2버퍼(3)을 위하여 설비되어 있는 것이다. 따라서 명령 캐슈메모리와 오퍼랜드 캐슈 메모리간의 일관성이 유지될 수 있는 것이다.
제5도는 본 발명에 의한 데이터 처리 시스템을 위한 일실시 예를 나타낸 블록도이다. 제5도에서 제2도와 동일 부호는 유일 유니트 또는 동일 부분을 가리킨다.
제5도에서 명령 데이터 버스(16)은 버스제어 유니트(11)를 제1버퍼(1) 및 실행 유니트(12)에 상호 연결하는데 사용되고 오퍼랜드 데이터 버스(17)는 버스 제어 유니트(11)를 제2버퍼 (3) 및 실행 유니트(12)에 상호 연결하는데 사용된다. 제6도 및 제7도는 제5도에 나타낸 것과 같은 데이터 처리 시스템내의 동작을 도시한 블록도이다.
제6도는 시스템 버스(SB)가 데이터 처리 장치(BB)에 의해서 점유되어 있는 상태와 데이터 처리 장치(BB)에 의해서 메인 메모리(15)를 갱신할 때의 컴퓨터 시스템의 전체 동작을 포함하는 또하나의 상태를 나타내고 있다.
먼저 데이터 처리 장치(BB)는 어드레스, 데이터 및 제어 신호를 시스템 버스(SB)로 출력한다. 메인 메모리(15)에서는 메인 메모리(15)내에 기억되어 있는 데이터가 시스템 버스(SB)의 어드레스와 데이터에 따라서 갱신된다. (P1), 메인 메모리 (15)내에 기억되어 있는 특정 데이터가 갱신되고 이 특정 데이터의 어드레스와 동일 어드레스를 갖는 데이터는 데이터 처리 장치(AA)중의 버퍼 내에 보지된다.
이 주메모리(15) 내에 기억되어 있는 특정 데이터는 버퍼 내에 보지되어 있는 데이터와는 달라진다
따라서 본 실시 예에서는 데이터 처리 장치(AA)는 버스 제어 유니트(11)를 사용하여 시스템 버스(SB)위의 어드레스를 독출하고 (P2), 양 방향 내부 버스들(8)로 이 어드레스를 출력하고 또한 외부 어드레스 전달 버스(9)를 거쳐서 외부 어드레스 버퍼(7)로 이 어드레스를 출력한다 (P3), 외부 어드레스 버퍼(7)는 제1태그(2)와 제2태그(4) 모두에 이 어드레스를 출력한다(P4), 제1태그(2)에서는 제1태그 제어라인 (13)내의 제어 신호에 따라서 비교 동작이 행해져 그 결과로서 제1태그(2)의 메모리부가 무효상태를 나타내도록 지시한다. (P5), 마찬가지로 제2태그(4)에서는 제2태그 제어라인 (14) 내의 제어 신호에 따라서 비교 동작이 행해져 그 결과로서 제2태그(4)의 메모리부가 무효상태를 나타내도록 지시한다. (P6), 제7도는 시스템 버스(SB)가 데이터 처리 시스템(AA)에 의해서 점유된 경우의 상태와 데이터 처리 장치(AA)에 의해서 메인 메모리를 갱신할때의 컴퓨터 시스템의 전체 동작을 포함하는 또 하나의 상태를 나타낸 것이다.
먼저 데이터 처리 장치(AA)에서는 오퍼랜드 어드레스가 실행 유니트(12)로부터 제2버퍼(3), 제2태그(4) 및 어드레스 선택기(10)으로 출력되고 오퍼랜드 데이터가 실행 유니트(12)로부터 제2버퍼(3), 제2태그(4) 및 버스 제어 유니트(11)로 출력된다. (S1), 어드레스 선택기 (10)에서는 이 오퍼랜드 어드레스가 양 방향 내부 버스(8), 버스 제어 유니트(11) 및 외부 어드레스 전달 버스(9)를 거쳐서 외부 어드레스 버퍼 (7)로 전달된다(S2).
외부 어드레스 버퍼(7)은 이 오퍼랜드 어드레스를 보지하고 이 오퍼랜드 어드레스를 제1태그(2)와 제2태그(4)로 출력된다 (S3), 제1태그(2)에서는 제1태그 제어라인 (13)의 제어 신호에 의해서 비교 동작이 행해져 그 결과로서 제1태그(2)의 메모리부가 뮤효 상태를 나타내도록 지시한다.
또한 제2태그(4)에서는 제2태그 제어라인 (14)이 비교 동작이 행해지지 않도록 지시한다. (S4), 버스 제어 유니트(11)에서는 제어 신호들 뿐만 아니라 예를 들면 오퍼랜드 데이터와 오퍼랜드 어드레스까지도 시스템 버스(SB)를 거쳐서 메인 메모리(15)로 전달한다. 메인 메모리(15)에서는 메인 메모리(15)내에 기억되어 있는 데이터가 시스템 버스(SB)위의 어드레스와 데이터에 따라서 갱신된다. (S5)
이상 설명한 바와 같이 본 발명의 데이터 처리 장치에 의해서 메모리 제어 유니트(AAA)와 버스 제어 유니트(11)간의 오퍼랜드 어드레스를 제공하는 내부 버스(8)은 양 방향 내부 버스로 되어 다. 이 양 방향 내부 버스는 시스템 버스(SB)중의 기입 어드레스를 메모리 관리 유니트(AAA)로 전달하는 외부 어드레스 전달 버스(9)에 연결되게 구성되어 있다. 결과적으로 내부 버퍼의 수를 줄일 수 있고 제어 시스템이 간략화 될 수 있고 내부 버퍼들(1,3) 및 메인 메모리(15)내의 내용들의 일관성을 용이하게 유지할 수 있다.
본 발명의 정신과 범위를 일탈함이 없이 본 발명의 실시 예를 광범위하게 여러 가지로 변경시킬 수 있으며 본 발명은 본 명세서에서 설명한 특정 실시 예로만 한정되지 않고 첨부 청구 범위에 의해서만 한정된다.

Claims (22)

  1. 버스 제어 유니트(11), 메모리 관리 유니트(AAA), 실행 유니트(12), 내부 버스들(5,6,8,9)를 포함하고 있는 상기 버스 제어 유니트(11), 상기 메모리 관리 유니트(AAA)및 상기 실행 유니트(12)가 상기 내부 버스들 (5,6,8,9)에 의해서 연결되어 있고, 상기 내부 버스들(5,6,8,9)이 상기 버스 제어 유니트(11)와 상기 메모리 관리 유니트(AAA)사이에 연결되어 있는 양 방향 버스로 구성되어 있는 내부 어드레스 버스(8)를 포함하고 있고 상기 내부 어드레스 버스(8)가 기입 어드레스를 외부로부터 상기 메모리 관리 유니트(AAA)로 전달하는 것을 특징으로 하는 내부 버스라인 수를 줄인 데이터 처리 장치.
  2. 제1항에 있어서, 상기 메모리 관리 유니트(AAA)가 명령 어드레스 및 오퍼랜드 어드레스를 선택하기 위하여 상기 양 방향 내부 어드레스 버스(8)을 거쳐서 상기 버스 제어 유니트(11)에 연결되어 있고 상기 명령 어드레스 및 상기 오퍼랜드 어드레스를 상기 양 방향 내부 어드레스 버스(8)로 전달하는 어드레스 선택기 (10), 상기 양 방향 내부 어드레스 버스(8) 및 상기 외부 어드레스 전달 버스(9)를 거쳐서 상기 버스 제어 유니트(11)에 연결되어 있고 상기 시스템 버스(SB)로부터 전달된 어드레스를 보지하는 외부 어드레스 버퍼(7), 상기 내부 버스들(5,6,8,9)중 명령 어드레스 버스(5)를 거쳐서 상기 어드레스 선택기(10)에 연결되어 있고 메인 메모리(15)내에 기억되어 있는 명령 데이터의 카피들을 보지하는 제1버퍼(1), 상기 명령 어드레스 버스(5)를 거쳐서 상기 어드레스 선택기 (10)에 연결되어 있고 상기 제1버퍼(1)를 위한 제1태그(2) 상기 내부 버스들 (5,6,8,9)중 상기 오퍼랜드 어드레스 버스(6)를 거쳐서 상기 어드레스 선택기(10)에 연결되어 있고 상기 메인 메모리(15)내에 기억되어 있는 오퍼랜드의 카피들을 위한 제2버퍼(3), 및 상기 명령 어드레스 버스(5)를 거쳐서 상기 어드레스 선택기 (10)와 상기 외부 어드레스 버퍼(7)에 연결되어 있고 상기 제2버퍼(3)을 위한 제2태그(4)을 포함하는 것을 특징으로 하는 내부 버스라인 수를 줄인 데이터 처리 장치.
  3. 제2항에 있어서, 상기 제1태그(2)와 상기 제2태그(4)가 기억되어 있는 각데이터를 위한 발리디티 비트를 갖고 있는 리드/라이트 회로(19), 상기 외부 어드레스 버퍼(7)내에 기억되고 있는 어드레스를 피지컬 어드레스로 데코딩하는 데코더(20), 및 상기 외부 어드레스 버퍼(7)와 상기 리드/라이트 회로(19)에 연결되어 있고 상기 피지컬 어드레스를 기준 어드레스와 비교하는 비교기(21)를 포함하고, 상기 피지컬 어드레스가 기준 어드레스와 일치될 때에 상기 피지컬 어드레스에 대응하는 상기 리드/라이트 회로(19)내의 상기 발리디티 비트가 클리어 되는 것을 특징으로 하는 내부 버스라인 수를 줄인 데이터 처리 장치.
  4. 제3항에 있어서, 상기 제1태그(2)가 제1태그 제어라인(13)을 거쳐서 상기 실행 유니트(12)로부터 출력되는 제어 신호들에 응하여 비교 동작을 행하고 상기 제2태그(4)가 제2태그 제어라인(14)를 거쳐서 상기 실행 유니트(12)로부터 출력되는 제어 신호들에 응하여 비교 동작을 행하는 것을 특징으로 하는 내부 버스라인 수를 줄인 데이터 처리 장치.
  5. 제1항에 있어서, 상기 버스 제어 유니트(11)가 상기 양 방향 내부 어드레스 버스 (8)에 연결되어 있는 제1입력 게이트(111), 상기 제1입력 게이트(111)에 연결되어 있는 제1레지스터(112), 상기 제 1 레지스터(112)와 상기 시스템 버스(SB)에 연결되어 있는 제1출력 게이트 (113), 제어 신호들을 공급받아 상기 제1입력 게이트(111)와 상기 제 1출력 게이트(113)를 제어하는 입력/출력 제어 회로(118), 상기 시스템 버스 (SB)에 연결되어 있는 제2입력 게이트(116), 상기 제2입력 게이트 (116)에 연결되어 있는 제2레지스터 (115) 및 상기 제2레지스터(115)와 상기 양 방향 내부 어드레스 버스(8)에 연결되어 있는 제2출력 게이트(114) 및 제어 신호들을 공급받아 상기 입력 게이트 (116) 및 상기 제2출력 게이트(113)을 제어하는 어드레스 감시 제어 회로(117)을 포함하고 있는 것을 특징으로 하는 내부 버스라인 수을 줄인 데이터 처리 장치.
  6. 제5항에 있어서, 상기 데이터 처리 장치(AA)가 독출 동작 또는 기입 동작을 행할 때에 상기 입력/출력 제어 회로 (118)이 상기 양 방향 내부 어드레스 버스(8)내의 어드레스를 상기 시스템 버스(SB)로 전달하는 것을 특징으로 하는 내부 버스라인 수를 줄인 데이터 처리 장치.
  7. 제5항에 있어서, 상기 어드레스 감시 제어 회로 (117)가 상기 메인 메모리(15)를 기입하기 위하여 상기 데이터 처리 장치(AA)가 상기 시스템 버스(SB)를 사용하지 않고 다른 데이터 처리 장치(BB)가 상기 시스템 버스(SB)를 사용할 경우에 상기 시스템 버스(SB)내의 어드레스를 상기 양 방향내부 어드레스 버스(8)로 전달하는 것을 특징으로 하는 내부 버스라인 수를 줄인 데이터 처리 장치.
  8. 시스템 버스(SB)에 연결되어 있고 또한, 상기 시스템 버스(SB)와 그에 연결되어 있는 내부 버스들 (5,6,8,9)간의 입력과 출력을 제어하는 버스 제어 유니트(11), 상기 내부 버스들 (5,6,8,9)를 거쳐서 상기 버스제어 유니트(11)에 연결되어 있고 상기 메인 메모리(15)내에 기억되어 데이터의 카피들을 보지하는 메모리 관리 유니트 (AAA), 및 상기 내부 버스들(5,6,8,9)와 신호 라인들 (13, 14)를 거쳐서 상기 버스 제어 유니트(11)와 상기 메모리 관리 유니트(AAA)에 연결되어 있고 각종 명령을 행하는 실행 유니트(12)를 포함하고, 상기 버스 제어 유니트(11)와 상기 메모리 관리 유니트 (AAA)사이에 연결되어 있는 상기 내부 버스들 중 내부 어드레스 버스(8)가 양 방향버스로 구성되고 상기 양 방향 내부 어드레스 버스(8)가 상기 시스템 버스(SB)내의 기입 어드레스를 상기 메모리 관리 유니트(AAA)로 전달하기 위하여 상기 내부 버스들 (5,6,8,9)중 외부 어드레스 전달 버스(9)에 연결되어 있는 것을 특징으로 하는 시스템 버스(SB)를 거쳐서 메인 메모리(15)에 연결되어 있는 내부 버스라인 수를 줄인 데이터 처리 장치.
  9. 제8항에 있어서, 상기 메모리 관리 유니트(AAA)가, 상기 양 방향 내부 어드레스 버스(8)를 거쳐서 상기 버스 제어 유니트(11)에 연결되어 있고 명령 어드레스나 오퍼랜드 어드레스를 선택하고 상기 명령 어드레스와 오퍼랜드 어드레스를 선택하고 상기 양 방향 내부 어드레스(8)와 레스 선택기(10), 상기 양 방향 내부 어드레스(8)와 상기 외부 어드레스 전달 버스(9)를 거쳐서 상기 버스 제어 유니트(11)에 연결되어 있고 상기 시스템 버스(SB)로부터 전달되어 온 어드레스를 보지하는 외부 어드레스 버퍼(7), 상기 내부 버스들(5,6,8,9)중 명령 어드레스 버스(5)를 거쳐서 상기 어드레스 선택기 (10)에 연결되어 있고 상기 메인 메모리(15)내에 기억되어 있는 명령 데이터의 카피들을 보지하는 제1버퍼(1), 상기 명령 어드레스 버스(5)를 거쳐서 상기 어드레스 선택기 (10)와 상기 외부 어드레스 버퍼(7)에 연결되어 있고 상기 제1버퍼(1)를 제1태그(2), 상기 내부 버스들 (5,6,8,9)중 오퍼랜드 어드레스 버스(6)을 거쳐서 상기 어드레스 선택기(10)에 연결되어 있고 상기 메인 메모리(15)내에 기억되어 있는 오퍼랜드 데이터의 카피들을 보지하는 제2버퍼(3), 및 상기 명령 어드레스 버스를 거쳐서 상기 어드레스선택기(10)와 상기 외부 어드레스 버퍼(7)에 연결되어 있고 상기 제2버퍼 (3)을 위한 제2태그(4)를 포함하고 있는 것을 특징으로 하는 내부 버스 라인 수를 줄인 데이터 처리 장치.
  10. 제9항에 있어서, 상기 제1태그(2) 및 제2태그(4)의 각각이 기억된 각 데이터를 위한 발리디티 비티를 갖고 있는 리드/라이트 회로(19), 상기 외부 어드레스 버퍼에 연결되어 있고 외부 어드레스 버퍼(7)에 기억되어 있는 어드레스를 피지컬 어드레스로 데코딩하는 데코더(20), 및 상기 외부 어드레스 버퍼(7)와 상기 리드/라이트 회로(19)에 연결되어 있고 상기 피지컬 어드레스를 기준 어드레스와 비교하는 비교기(21)을 포함하고, 상기 피지컬 어드레스가 기준 어드레스와 일치되는 경우에 상기 피지컬 어드레스에 대응하는 상기 리드/라이트 회로(19) 내의 상기 발리디티 비트가 클리어되는 것을 특징으로 하는 내부 버스라인 수를 줄인 데이터 처리 장치.
  11. 제10항에 있어서, 상기 제1태그(2)가 상기 제1태그 제어라인(13)을 거쳐서 상기 실행유니트(12)로부터 출력되는 제어 신호들에 응하여 비교 동작을 행하고 상기 제2태그(4)가 상기 제2태그 제어라인 (14)를 거쳐서 상기 실행 유니트(12)로부터 출력되는 제어 신호들에 응하여 비교 동작을 행하는 것을 특징으로 하는 내부 버스라인 수를 줄인 데이터 처리 장치.
  12. 제8항에 있어서, 상기 버스 제어 유니트(11)가, 상기 양 방향 내부 어드레스 버스(8)에 연결되어 있는 제1입력 게이트 (11), 상기 제1입력 게이트(111)에 연결되어 있는 제1레지스터(112), 상기 제1레지스터(112)와 상기 시스템 버스(SB)에 연결되어 있는 제1출력 게이트(113), 제어 신호들을 공급받아 상기 제1입력 게이트(111)와 상기 제1출력 게이트 (113)을 제어하는 입력/출력 제어 회로(118), 상기 시스템 버스(SB)에 연결되어 있는 제2입력 게이트(116), 상기 제2입력 게이트 (116)에 연결되어 있는 제2레지스터(115), 상기 제2레지스터(115)와 상기 양 방향 내부 어드레스 버스(8)에 연결되어 있는 제2출력 게이트(114), 및 제어 신호들을 공급받아 상기 제2입력 게이트 (116)와 상기 제2출력 게이트 (113)을 제어하는 어드레스 감시 제어 회로(117)을 포함하고 있는 것을 특징으로 하는 내부 버스라인 수를 줄인 데이터 처리 장치.
  13. 제12항에 있어서, 상기 데이터 처리 장치(AA)가 독출 동작 또는 기입 동작을 행할 때 에 상기 입력/출력 제어 회로(118)가 상기 양 방향 내부 어드레스 버스(8)내의 어드레스를 상기 시스템 버스(SB)로 전달하는 것을 특징으로 하는 내부 버스라인 수를 줄인 데이터 처리 장치.
  14. 제12항에 있어서, 상기 데이터 처리 장치(AA)가 상기 메인 메모리(15)를 기입하기 위하여 상기 시스템 버스(SB)를 사용하지 않고 다른 데이터 처리 장치(BB)가 상기 시스템 버스(SB)를 사용할 때에 상기 어드레스 감시 제어 회로 (117)가, 상기 시스템 버스(SB)내의 어드레스를 상기 양 방향 내부 어드레스 버스(8)로 전달하는 것을 특징으로 하는 내부 버스라인 수를 줄인 데이터 처리 장치.
  15. 복수의 데이터 처리 장치(AA, BB), 메인 메모리(15), 상기 데이터 처리 장치 (AA,BB)와 상기 메인 메모리(15)를 연결하는 시스템 버스를 갖고 있는 데이터 처리 시스템에 있어서 상기 데이터 처리 장치의 각각이 상기 시스템 버스(SB)에 연결되어 있고 상기 시스템 버스(SB)와 그에 연결되어 있는 내부 버스들(5,6,8,9)간의 입력 및 출력을 제어하는 버스 제어 유니트(11), 상기 내부 버스들(5,6,8,9)을 거쳐서 상기 버스 제어 유니트(11)에 연결되어 있고 상기 메인 메모리(15)내에 기억되어 있는 데이터의 카피들을 보지하는 메모리 관리 유니트(AAA), 및 상기 내부 버스들 (5,6,8,9)과 신호 라인들 (13,14)를 거쳐서 상기 버스 제어 유니트(11)와 상기 메모리 관리 유니트 (AAA)에 연결되어 있고 각종 명령을 행하는 실행 유니트(12)를 포함하고, 상기 버스 제어 유니트(11)와 상기 메모리 관리 유니트(AAA)에 연결된 상기 내부 버스들 (5,6,8,9)중 내부 어드레스 버스(8) 가 양 방향 버스에 의해서 구성되고 상기 양 방향 내부 어드레스버스(8)가 상기 시스템 버스(SB)내의 기입 어드레스를 상기 메모리 관리 유니트(AAA)에 전달하기 위하여 상기 내부 버스들 (5,6,8,9)중 외부 어드레스 전달 버스(9)에 연결되어 있는 것을 특징으로 하는 데이터 처리 시스템.
  16. 제15항에있어서, 상기 메모리 관리 유니트(AAA)가, 상기 양 방향 내부 어드레스 버스(8)을 거쳐서 상기 버스제어 유니트(11)에 연결되어 있고 명령 어드레스 및 오퍼랜드 어드레스를 선택하고 상기 명령 어드레스와 상기 오퍼랜드 어드레스를 상기 양 방향 내부 어드레스 버스(8)로 전달하는 어드레스선택기 (10), 상기 양 방향 내부 어드레스 버스(8)와 상기 외부 어드레스 전달 버스(9)를 거쳐서 상기 버스 제어 유니트 (11)에 연결되어 있고 상기 시스템 버스(SB)로부터 전달받은 어드레스를 보지하는 외부 어드레스 버퍼(7), 상기 내부 버스들 (5,6,8,9)중 명령 어드레스 버스(5)를 거쳐서 상기 어드레스 선택기(10)에 연결되어 있고 상기 메인 메모리(15)내에 기억되어 있는 명령 데이터의 카피들을 보지하는 제1버퍼(10) 상기 명령 어드레스 버스(5)를 거쳐서 상기 어드레스 선택기에 연결되고 또 상기 외부 어드레스 버퍼(7)에 연결되어 있고 상기 제1버퍼(1)을 위한 제1태그(2), 상기 내부 버스들 (5,6,8,9)중 오퍼랜드 어드레스 버스(6)을 거쳐서 상기 어드레스 선택기(10)에 연결되어 있고 상기 메인 메모리(15)내에 기억되어 있는 오퍼랜드 데이터의 카피들을 보지하는 제2버퍼(30), 및 상기 명령 어드레스 버스(5)를 거쳐서 상기 어드레스 선택기(10)에 연결되고 또 상기 외부 어드레스 버퍼(7)에 연결되어 있고 상기 제2버퍼(3)을 위한 제2태그(4)를 포함하는 데이터 처리 시스템.
  17. 제16항에 있어서, 상기 제1태그(2) 및 제2태그(4)의 각각이 기억되어 있는 각 데이터를 위한 발리디티 비트를 갖고 있는 리드/라이트 회로(19), 상기 외부 어드레스 버퍼에 연결되어 있고 상기 외부 어드레스 버퍼(7)내에 기억된 어드레스를 피지컬 어드레스로 데코딩하는 데코더(20), 및 상기 외부 어드레스버퍼와 상기 리드/라이트 회로에 연결되어 있고 상기 피지컬 어드레스를 기준 어드레스와 비교하는 비교기(21)를 포함하고, 상기 피지컬 어드레스와 기준 어드레스가 일치될 때에 상기 피지컬 어드레스에 대응하는 상기 리드/라이트 회로(19)내의 상기 발리디티 비티가 클리어 되는 것을 특징으로 하는 데이터 처리 시스템.
  18. 제17항에 있어서, 상기 제1태그(2)가 제1태그 제어라인(13)을 거쳐서 상기 실행 유니트(12)로부터 출력되는 제어 신호들에 응하여 비교 동작을 행하고 상기 제2태그(4)가 제2태그 제어라인(14)을 거쳐서 상기 실행 유니트(12)로부터 출력되는 제어 신호들에 응하여 비교 동작을 행하는 것을 특징으로 하는 데이터 처리 시스템.
  19. 제15항에 있어서, 상기 버스 제어 유니트(11)가, 상기 양 방향 내부 어드레스 버스(8)에 연결되어 있는 제1입력 게이트(111), 상기 제1입력 게이트(111)에 연결되어 있는 제1레지스터(112), 상기 제1레지스터(112) 및 상기 시스템 버스(SB)에 연결되어 있는 제 1출력 게이트 (113), 제어 신호들을 공급받아 상기 제1입력 게이트(111)와 상기 제 1출력 게이트(113)를 제어하는 입력/출력 제어 회로 (118), 상기 시스템 버스 (SB)에 연결되어 있는 제2입력 게이트(116), 상기 제2입력 게이트(116)에 연결되어 있는 제2레지스터(115), 상기 제2레지스터(115)와 상기 양 방향 내부 어드레스 버스 (8)에 연결되어 있는 제2출력 게이트 (114) 및 제어 신호들을 공급받아 상기 제2입력 게이트(116)와 상기 제2출력 게이트(113)를 제어하는 어드레스 감시 제어 회로를 포함하는 것을 특징으로 하는 데이터 처리 시스템.
  20. 제19항에 있어서, 상기 입력/출력 제어 회로(118)가 상기 양 방향 내부 어드레스 버스(8)내의 어드레스를 상기 데이터 처리 장치(AA)가 독출 동작 또는 기입 동작을 행할 때에 상기 시스템 버스(SB)로 어드레스를 전달하는 것을 특징으로 하는 데이터 처리 시스템
  21. 제19항에 있어서, 상기 메인 메모리(15)를 기입하기 위하여 상기 데이터 처리 장치(AA)가 시스템 버스(SB)를 사용하지 않고 다른 데이터 처리 장치(BB)가 상기 시스템 버스(SB)를 사용할 때 에 상기 어드레스 감시 제어 회로 (117)가 상기 시스템 버스(SB)내의 어드레스를 상기 양 방향 내부 어드레스 버스(8)로 전달하는 것을 특징으로 하는 데이터 처리 시스템.
  22. 단일 반도체로 구성되어 있는 모놀리식 마이크로 프로세서에 있어서, 내부 캐슈 메모리(1,3) 명령을 실행하고 상기 내부 캐슈 메모리(1,3) 또는 외부 메모리(15)를 억세스하기 위하여 기입 어드레스를 출력하는 명령 실행 수단(12), 상기 외부 메모리 (15)와 상기 내부 캐슈 메모리(1,3)의 내용 간의 어긋남을 검출하여 상기 내부 캐슈 메모리 (1,3)의 내용을 무효화하는 어드레스 감시 수단(7), 어드레스의 입력과 출력을 하는 단자 수단(119), 상기 단자 수단 (119), 상기 명령 실행 수단(12), 및 상기 어드레스 감시 수단들 간에 연결되어 있고 상기 명령 실행 수단(12)과 외부 기입 어드레스로부터 출력되는 기입 어드레스를 상기 어드레스 감시 수단(7)으로 전달하는 양 방향 내부 어드레스 버스(8)을 포함하고 있는 것을 특징으로 하는 모놀리식 마이크로 프로세서.
KR1019900010275A 1989-07-07 1990-07-07 내부 버스라인 수를 줄인 데이타 처리 장치 KR920008426B1 (ko)

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JP174253 1989-07-07
JP1-174253 1989-07-07
JP1174253A JP2511146B2 (ja) 1989-07-07 1989-07-07 デ―タ処理装置

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KR910003497A KR910003497A (ko) 1991-02-27
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