JPH06337835A - チャネル制御方式 - Google Patents
チャネル制御方式Info
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- JPH06337835A JPH06337835A JP12960993A JP12960993A JPH06337835A JP H06337835 A JPH06337835 A JP H06337835A JP 12960993 A JP12960993 A JP 12960993A JP 12960993 A JP12960993 A JP 12960993A JP H06337835 A JPH06337835 A JP H06337835A
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Abstract
(57)【要約】
【目的】 チャネルと入出力制御装置とのデータ転送の
実行中でもＣＰＵの処理を実行可能にすることにより、
チャネルとＣＰＵの高速な処理を実現してシステムの処
理の遅延を防止することにある。 【構成】 ＣＰＵからのチャネルプログラムを記憶する
チャネル記憶手段９と、このチャネル記憶手段と前記複
数のチャネルとのデータ転送が行われるチャネルバス１
１と、このチャネルバス１１を介して前記複数のうち任
意のチャネルにより前記チャネル記憶手段に記憶されて
いるチャネルプログラムをアクセスして当該任意のチャ
ネルに対応する任意の入出力制御装置のデータ転送を行
う手段７ａ〜７ｎとを備えたことを特徴とする。
実行中でもＣＰＵの処理を実行可能にすることにより、
チャネルとＣＰＵの高速な処理を実現してシステムの処
理の遅延を防止することにある。 【構成】 ＣＰＵからのチャネルプログラムを記憶する
チャネル記憶手段９と、このチャネル記憶手段と前記複
数のチャネルとのデータ転送が行われるチャネルバス１
１と、このチャネルバス１１を介して前記複数のうち任
意のチャネルにより前記チャネル記憶手段に記憶されて
いるチャネルプログラムをアクセスして当該任意のチャ
ネルに対応する任意の入出力制御装置のデータ転送を行
う手段７ａ〜７ｎとを備えたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵからの入出力命
令により起動する複数のチャネルと、この複数のチャネ
ルと１対１に対応してデータ転送を行う複数の入出力制
御装置と、前記ＣＰＵから主メモリに記憶されるチャネ
ルプログラムにより前記複数のチャネルと入出力制御装
置とのデータ転送を制御するチャネル制御方式のうち、
特に、チャネルと入出力制御装置とのデータ転送の実行
中でもＣＰＵの処理を実行可能にすることにより、チャ
ネルとＣＰＵの高速な処理を実現してシステムの処理の
遅延を防止するチャネル制御方式に関する。
令により起動する複数のチャネルと、この複数のチャネ
ルと１対１に対応してデータ転送を行う複数の入出力制
御装置と、前記ＣＰＵから主メモリに記憶されるチャネ
ルプログラムにより前記複数のチャネルと入出力制御装
置とのデータ転送を制御するチャネル制御方式のうち、
特に、チャネルと入出力制御装置とのデータ転送の実行
中でもＣＰＵの処理を実行可能にすることにより、チャ
ネルとＣＰＵの高速な処理を実現してシステムの処理の
遅延を防止するチャネル制御方式に関する。
【０００２】
【従来の技術】従来のチャネル制御方式によるデータ転
送を図４のブロック図を用いて説明する。
送を図４のブロック図を用いて説明する。
【０００３】同図において、ＣＰＵ１０１は、主記憶装
置１０３の所定アドレスにチャネル１０５ａ〜１０５ｎ
と入出力装置１０７ａ〜１０７ｎとのデータ転送等の動
作を指令するチャネル指令語（以下、ＣＣＷという。）
が形成されたチャネルプログラムをシステムバス１０９
を介して記憶する。
置１０３の所定アドレスにチャネル１０５ａ〜１０５ｎ
と入出力装置１０７ａ〜１０７ｎとのデータ転送等の動
作を指令するチャネル指令語（以下、ＣＣＷという。）
が形成されたチャネルプログラムをシステムバス１０９
を介して記憶する。
【０００４】上記主記憶装置１０３に記憶後、ＣＰＵ１
０１は、チャネル１０５ａ〜１０５ｎに入出力命令を出
力して入出力処理から解放されて他の処理を実行する。
一方、チャネル１０５ａ〜１０５ｎは、入出力命令によ
り起動してシステムバス１０９を介して主記憶装置１０
３の所定アドレスに記憶されているチャネルプログラム
のＣＣＷを読み出す。ＣＣＷの読み出し後、チャネル１
０５ａ〜１０５ｎは、ＣＣＷを解読して主記憶装置１０
３と入出力装置１０７ａ〜１０７ｎとのデータ転送の場
合、システムバス１０９を介して主記憶装置１０３から
ＣＣＷにより指定されたアドレスのサイズ分のデータを
転送する。データ転送の終了後、チャネル１０５ａ〜１
０５ｎは、システムバス１０９を介してＣＰＵ１０１に
入出力命令完了を通知するものであった。
０１は、チャネル１０５ａ〜１０５ｎに入出力命令を出
力して入出力処理から解放されて他の処理を実行する。
一方、チャネル１０５ａ〜１０５ｎは、入出力命令によ
り起動してシステムバス１０９を介して主記憶装置１０
３の所定アドレスに記憶されているチャネルプログラム
のＣＣＷを読み出す。ＣＣＷの読み出し後、チャネル１
０５ａ〜１０５ｎは、ＣＣＷを解読して主記憶装置１０
３と入出力装置１０７ａ〜１０７ｎとのデータ転送の場
合、システムバス１０９を介して主記憶装置１０３から
ＣＣＷにより指定されたアドレスのサイズ分のデータを
転送する。データ転送の終了後、チャネル１０５ａ〜１
０５ｎは、システムバス１０９を介してＣＰＵ１０１に
入出力命令完了を通知するものであった。
【０００５】
【発明が解決しようとする課題】しかしながら、チャネ
ル１０５ａ〜１０５ｎは、主記憶装置１０３からシステ
ムバス１０９を介してＣＣＷを読み出す場合、ＣＰＵ１
０１が入出力処理を含むプログラム処理のために主記憶
装置１０３をアクセスしているとＣＰＵ１０１にシステ
ムバス１０９が独占されるため、当該主記憶装置１０３
の所定アドレスに記憶されているチャネルプログラムの
ＣＣＷを読み出せない。一方、チャネル１０５ａ〜１０
５ｎが主記憶装置１０３からＣＣＷを読み出す間、ＣＰ
Ｕ１０１は、主記憶装置１０３をアクセス出来なくな
り、システムの処理の遅延を招来する問題があった。
ル１０５ａ〜１０５ｎは、主記憶装置１０３からシステ
ムバス１０９を介してＣＣＷを読み出す場合、ＣＰＵ１
０１が入出力処理を含むプログラム処理のために主記憶
装置１０３をアクセスしているとＣＰＵ１０１にシステ
ムバス１０９が独占されるため、当該主記憶装置１０３
の所定アドレスに記憶されているチャネルプログラムの
ＣＣＷを読み出せない。一方、チャネル１０５ａ〜１０
５ｎが主記憶装置１０３からＣＣＷを読み出す間、ＣＰ
Ｕ１０１は、主記憶装置１０３をアクセス出来なくな
り、システムの処理の遅延を招来する問題があった。
【０００６】本発明は、このような従来の課題に鑑みて
なされたものであり、その目的は、チャネルと入出力制
御装置とのデータ転送の実行中でもＣＰＵの処理を実行
可能にすることにより、チャネルとＣＰＵの高速な処理
を実現してシステムの処理の遅延を防止するチャネル制
御方式を提供することにある。
なされたものであり、その目的は、チャネルと入出力制
御装置とのデータ転送の実行中でもＣＰＵの処理を実行
可能にすることにより、チャネルとＣＰＵの高速な処理
を実現してシステムの処理の遅延を防止するチャネル制
御方式を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ＣＰＵからの入出力命令により起動する
複数のチャネルと、この複数のチャネルと１対１に対応
してデータ転送を行う複数の入出力制御装置と、前記Ｃ
ＰＵから主メモリに記憶されるチャネルプログラムによ
り前記複数のチャネルと入出力制御装置とのデータ転送
を制御するチャネル制御方式において、前記ＣＰＵから
のチャネルプログラムを記憶するチャネル記憶手段と、
このチャネル記憶手段と前記複数のチャネルとのデータ
転送が行われるチャネルバスと、このチャネルバスを介
して前記複数のうち任意のチャネルにより前記チャネル
記憶手段に記憶されているチャネルプログラムをアクセ
スして当該任意のチャネルに対応する任意の入出力制御
装置のデータ転送を行う手段と、を備えたことを要旨と
する。
め、本発明は、ＣＰＵからの入出力命令により起動する
複数のチャネルと、この複数のチャネルと１対１に対応
してデータ転送を行う複数の入出力制御装置と、前記Ｃ
ＰＵから主メモリに記憶されるチャネルプログラムによ
り前記複数のチャネルと入出力制御装置とのデータ転送
を制御するチャネル制御方式において、前記ＣＰＵから
のチャネルプログラムを記憶するチャネル記憶手段と、
このチャネル記憶手段と前記複数のチャネルとのデータ
転送が行われるチャネルバスと、このチャネルバスを介
して前記複数のうち任意のチャネルにより前記チャネル
記憶手段に記憶されているチャネルプログラムをアクセ
スして当該任意のチャネルに対応する任意の入出力制御
装置のデータ転送を行う手段と、を備えたことを要旨と
する。
【０００８】
【作用】上述の如く構成すれば、ＣＰＵにより入出力命
令を受けた任意のチャネルがチャネルバスを介してチャ
ネル記憶手段に記憶されているＣＰＵから与えられるチ
ャネルプログラム読み出して解読し、当該任意のチャネ
ルに対応する入出力制御装置とデータ転送を実行する。
データ転送によるデータが当該任意のチャネルによりチ
ャネルバスを介してチャネル記憶手段に記憶されるの
で、チャネルと入出力制御装置とのデータ転送の実行中
でもシステムバスを介してＣＰＵによる処理を実行でき
る。
令を受けた任意のチャネルがチャネルバスを介してチャ
ネル記憶手段に記憶されているＣＰＵから与えられるチ
ャネルプログラム読み出して解読し、当該任意のチャネ
ルに対応する入出力制御装置とデータ転送を実行する。
データ転送によるデータが当該任意のチャネルによりチ
ャネルバスを介してチャネル記憶手段に記憶されるの
で、チャネルと入出力制御装置とのデータ転送の実行中
でもシステムバスを介してＣＰＵによる処理を実行でき
る。
【０００９】
【実施例】以下、本発明の−実施例を図面に基づいて説
明する。
明する。
【００１０】図１は本発明のチャネル制御方式の一実施
例の構成を示すブロック図を用いて説明する。
例の構成を示すブロック図を用いて説明する。
【００１１】上記チャネル制御方式は、ＣＰＵ１、主記
憶装置３、システムバス５、チャネル７ａ〜７ｎ、チャ
ネル記憶装置９、チャネルバス１１および入出力制御装
置１３ａ〜１３ｂを備えて、ＣＰＵ１およびチャネル７
ａ〜７ｎのアクセスを高速にしてシステムの処理を迅速
にするものである。
憶装置３、システムバス５、チャネル７ａ〜７ｎ、チャ
ネル記憶装置９、チャネルバス１１および入出力制御装
置１３ａ〜１３ｂを備えて、ＣＰＵ１およびチャネル７
ａ〜７ｎのアクセスを高速にしてシステムの処理を迅速
にするものである。
【００１２】上記ＣＰＵ１は、予めチャネル記憶装置９
の所定アドレスにチャネル７ａ〜７ｎと入出力制御装置
１３ａ〜１３ｎとのデータ転送等の動作を指令するチャ
ネル指令語（以下、ＣＣＷという。）が形成されたチャ
ネルプログラムをシステムバス５を介して記憶する。ま
た、ＣＰＵ１は、チャネル７ａ〜７ｎおよび入出力制御
装置１３ａ〜１３ｂに対して起動、停止または状態調査
を指示する入出力命令の発行等を制御する。主記憶装置
３は、ＣＰＵ１の動作を示すプログラムおよび各種のデ
ータを所定アドレスに記憶する。システムバス５は、ア
ドレス線、データ線および制御線を備えて、ＣＰＵ１、
主記憶装置３、チャネル７ａ〜７ｎおよびチャネル記憶
装置９間の相互のデータ転送をする。
の所定アドレスにチャネル７ａ〜７ｎと入出力制御装置
１３ａ〜１３ｎとのデータ転送等の動作を指令するチャ
ネル指令語（以下、ＣＣＷという。）が形成されたチャ
ネルプログラムをシステムバス５を介して記憶する。ま
た、ＣＰＵ１は、チャネル７ａ〜７ｎおよび入出力制御
装置１３ａ〜１３ｂに対して起動、停止または状態調査
を指示する入出力命令の発行等を制御する。主記憶装置
３は、ＣＰＵ１の動作を示すプログラムおよび各種のデ
ータを所定アドレスに記憶する。システムバス５は、ア
ドレス線、データ線および制御線を備えて、ＣＰＵ１、
主記憶装置３、チャネル７ａ〜７ｎおよびチャネル記憶
装置９間の相互のデータ転送をする。
【００１３】チャネル７ａ〜７ｎは、それぞれチャネル
アービタ１５ａ〜１５ｎを備えて、チャネルバス１１の
使用が制御されて当該チャネルバス１１を介してチャネ
ル記憶装置９に入出力データの書き込み又は読み出しを
する。また、チャネル７ａ〜７ｎは、ＣＰＵ１の入出力
命令により起動してチャネル記憶装置９の所定アドレス
に記憶されているチャネルプログラムのＣＣＷを解読し
て当該ＣＣＷの示す入出力制御装置１３ａ〜１３ｎとデ
ータ転送を行う。チャネル記憶装置９は、ＣＰＵ１から
のチャネルプログラムおよび当該チャネルプログラムの
ＣＣＷの示すチャネル７ａ〜７ｎと入出力制御装置１３
ａ〜１３ｎとのデータ転送による入出力データが所定ア
ドレスに記憶される。チャネルバス１１は、アドレス
線、データ線および制御線を備えて、チャネル記憶装置
９とチャネル７ａ〜７ｎ間の相互のデータ転送をする。
入出力制御装置１３ａ〜１３ｎは、チャネル７ａ〜７ｎ
と周辺装置との間に設けられ、当該周辺装置の制御およ
びチャネル７ａ〜７ｎに設定されている制御手順と周辺
装置の固有の制御手順との変換等の制御を行う。上記チ
ャネル記憶装置９に記憶されているチャネルプログラム
および入出力データのメモリマップを図２に示す。チャ
ネルプログラムを形成するＣＣＷ１７ａは、入出力デー
タのサイズを示すカウンタ、フラグ、チャネル７ａ〜７
ｎに対する処理の内容を示すコマンドおよび入出力デー
タの記憶されているアドレスを示すデータアドレスを備
えている。ここで、チャネル７ａ〜７ｎと入出力制御装
置１３ａ〜１３ｎとのデータ転送がチャネルからデータ
を送信する場合は、送信用の入出力データがＣＰＵ１に
より予めセットされる。一方、チャネル７ａ〜７ｎがデ
ータを受信する場合は、入出力制御装置１３ａ〜１３ｎ
から受信されるデータを記憶させるアドレスが確保され
る。上記チャネル記憶装置９は、ＣＣＷ１７ａの他にＣ
ＰＵ１により設定されるＣＣＷ１７ｂ〜ＣＣＷ１７ｎが
所定アドレスに記憶される。
アービタ１５ａ〜１５ｎを備えて、チャネルバス１１の
使用が制御されて当該チャネルバス１１を介してチャネ
ル記憶装置９に入出力データの書き込み又は読み出しを
する。また、チャネル７ａ〜７ｎは、ＣＰＵ１の入出力
命令により起動してチャネル記憶装置９の所定アドレス
に記憶されているチャネルプログラムのＣＣＷを解読し
て当該ＣＣＷの示す入出力制御装置１３ａ〜１３ｎとデ
ータ転送を行う。チャネル記憶装置９は、ＣＰＵ１から
のチャネルプログラムおよび当該チャネルプログラムの
ＣＣＷの示すチャネル７ａ〜７ｎと入出力制御装置１３
ａ〜１３ｎとのデータ転送による入出力データが所定ア
ドレスに記憶される。チャネルバス１１は、アドレス
線、データ線および制御線を備えて、チャネル記憶装置
９とチャネル７ａ〜７ｎ間の相互のデータ転送をする。
入出力制御装置１３ａ〜１３ｎは、チャネル７ａ〜７ｎ
と周辺装置との間に設けられ、当該周辺装置の制御およ
びチャネル７ａ〜７ｎに設定されている制御手順と周辺
装置の固有の制御手順との変換等の制御を行う。上記チ
ャネル記憶装置９に記憶されているチャネルプログラム
および入出力データのメモリマップを図２に示す。チャ
ネルプログラムを形成するＣＣＷ１７ａは、入出力デー
タのサイズを示すカウンタ、フラグ、チャネル７ａ〜７
ｎに対する処理の内容を示すコマンドおよび入出力デー
タの記憶されているアドレスを示すデータアドレスを備
えている。ここで、チャネル７ａ〜７ｎと入出力制御装
置１３ａ〜１３ｎとのデータ転送がチャネルからデータ
を送信する場合は、送信用の入出力データがＣＰＵ１に
より予めセットされる。一方、チャネル７ａ〜７ｎがデ
ータを受信する場合は、入出力制御装置１３ａ〜１３ｎ
から受信されるデータを記憶させるアドレスが確保され
る。上記チャネル記憶装置９は、ＣＣＷ１７ａの他にＣ
ＰＵ１により設定されるＣＣＷ１７ｂ〜ＣＣＷ１７ｎが
所定アドレスに記憶される。
【００１４】次に、本実施例の作用を図３のフローチャ
ートを用いて説明する。
ートを用いて説明する。
【００１５】まず、装置に電源投入後、ＣＰＵ１は、主
記憶装置３の所定アドレスに記憶されているプログラム
をシステムバス５を介して読み出して命令を解釈し、チ
ャネル記憶装置９の所定アドレスに入出力処理の動作を
指令するＣＣＷを含むチャネルプログラムをシステムバ
ス５を介して記憶する（ステップ１００）。記憶後、Ｃ
ＰＵ１は、例えば、チャネル７ａ〜７ｎおよび入出力制
御装置１３ａ〜１３ｎに入出力命令を発行する。入出力
命令を発行するとＣＰＵ１は、入出力処理から解放され
てチャネル７ａ〜７ｎとは異なるプログラム処理の命令
を実行する（ステップ１１０）。
記憶装置３の所定アドレスに記憶されているプログラム
をシステムバス５を介して読み出して命令を解釈し、チ
ャネル記憶装置９の所定アドレスに入出力処理の動作を
指令するＣＣＷを含むチャネルプログラムをシステムバ
ス５を介して記憶する（ステップ１００）。記憶後、Ｃ
ＰＵ１は、例えば、チャネル７ａ〜７ｎおよび入出力制
御装置１３ａ〜１３ｎに入出力命令を発行する。入出力
命令を発行するとＣＰＵ１は、入出力処理から解放され
てチャネル７ａ〜７ｎとは異なるプログラム処理の命令
を実行する（ステップ１１０）。
【００１６】上記入出力命令によりチャネル７ａ〜７ｎ
のうちチャネル７ａは起動して，チャネルバス１１を介
してチャネル記憶装置９の所定アドレスに記憶されてい
るチャネルプログラムのＣＣＷ１７ａを読み出して解読
する（ステップ１２０〜１３０）。上記ＣＣＷ１７ａの
解読によりチャネル記憶装置９と入出力制御装置１３ａ
にデータを送信するデータ転送要求の場合にチャネル７
ａは、チャネルバス１１を介してＣＣＷ１７ａのデータ
アドレスの示す入出力データを入出力制御装置１３ａに
転送する（ステップ１４０）。データ転送が終了すると
チャネル７ａは、ＣＰＵ１に入出力命令の完了を通知す
る（ステップ１５０〜１６０）。
のうちチャネル７ａは起動して，チャネルバス１１を介
してチャネル記憶装置９の所定アドレスに記憶されてい
るチャネルプログラムのＣＣＷ１７ａを読み出して解読
する（ステップ１２０〜１３０）。上記ＣＣＷ１７ａの
解読によりチャネル記憶装置９と入出力制御装置１３ａ
にデータを送信するデータ転送要求の場合にチャネル７
ａは、チャネルバス１１を介してＣＣＷ１７ａのデータ
アドレスの示す入出力データを入出力制御装置１３ａに
転送する（ステップ１４０）。データ転送が終了すると
チャネル７ａは、ＣＰＵ１に入出力命令の完了を通知す
る（ステップ１５０〜１６０）。
【００１７】本実施例では、チャネルから入出力制御装
置にデータを送信するデータ転送の場合を説明したが、
入出力制御装置からデータを受信するデータ転送の場合
は、受信されるデータをチャネル記憶装置９のデータア
ドレスの示す入出力データ用のエリアに記憶される。
置にデータを送信するデータ転送の場合を説明したが、
入出力制御装置からデータを受信するデータ転送の場合
は、受信されるデータをチャネル記憶装置９のデータア
ドレスの示す入出力データ用のエリアに記憶される。
【００１８】これにより、チャネル７ａ〜７ｎは、ＣＰ
Ｕ１によりシステムバス５が使用されていても入出力制
御装置とデータ転送が実行可能になり、チャネル７ａ〜
７ｎとＣＰＵ１の高速な処理を実現してシステムの処理
を迅速にできる。
Ｕ１によりシステムバス５が使用されていても入出力制
御装置とデータ転送が実行可能になり、チャネル７ａ〜
７ｎとＣＰＵ１の高速な処理を実現してシステムの処理
を迅速にできる。
【００１９】
【発明の効果】以上説明したように、本発明では、ＣＰ
Ｕにより入出力命令を受けた任意のチャネルがチャネル
バスを介してチャネル記憶手段に記憶されているＣＰＵ
から与えられるチャネルプログラム読み出して解読し、
当該任意のチャネルに対応する入出力制御装置とデータ
転送によるデータがチャネルバスを介してチャネル記憶
手段に記憶されるので、チャネルと入出力制御装置との
データ転送の実行中でもＣＰＵの処理を実行可能にする
ことにより、チャネルとＣＰＵの処理を高速にしてシス
テムの処理の遅延の防止を実現できる。
Ｕにより入出力命令を受けた任意のチャネルがチャネル
バスを介してチャネル記憶手段に記憶されているＣＰＵ
から与えられるチャネルプログラム読み出して解読し、
当該任意のチャネルに対応する入出力制御装置とデータ
転送によるデータがチャネルバスを介してチャネル記憶
手段に記憶されるので、チャネルと入出力制御装置との
データ転送の実行中でもＣＰＵの処理を実行可能にする
ことにより、チャネルとＣＰＵの処理を高速にしてシス
テムの処理の遅延の防止を実現できる。
【図１】本発明ののチャネル制御方式の一実施例の構成
を示すブロック図である。
を示すブロック図である。
【図２】チャネル記憶装置のメモリマップを示す図であ
る。
る。
【図３】本発明の動作を示すフローチャートである。
【図４】従来例を示すブロック図である。
【符号の説明】 １ ＣＰＵ ３ 主記憶装置 ７ａ〜７ｎ チャネル ９ チャネル記憶装置 １１ チャネルバス １３ａ〜１３ｎ 入出力制御装置 １７ａ〜１７ｎ ＣＣＷ
Claims (1)
- 【請求項１】 ＣＰＵからの入出力命令により起動する
複数のチャネルと、この複数のチャネルと１対１に対応
してデータ転送を行う複数の入出力制御装置と、前記Ｃ
ＰＵから主メモリに記憶されるチャネルプログラムによ
り前記複数のチャネルと入出力制御装置とのデータ転送
を制御するチャネル制御方式において、 前記ＣＰＵからのチャネルプログラムを記憶するチャネ
ル記憶手段と、 このチャネル記憶手段と前記複数のチャネルとのデータ
転送が行われるチャネルバスと、 このチャネルバスを介して前記複数のうち任意のチャネ
ルにより前記チャネル記憶手段に記憶されているチャネ
ルプログラムをアクセスして当該任意のチャネルに対応
する任意の入出力制御装置のデータ転送を行う手段と、 を備えたことを特徴とするチャネル制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12960993A JPH06337835A (ja) | 1993-05-31 | 1993-05-31 | チャネル制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12960993A JPH06337835A (ja) | 1993-05-31 | 1993-05-31 | チャネル制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06337835A true JPH06337835A (ja) | 1994-12-06 |
Family
ID=15013697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12960993A Pending JPH06337835A (ja) | 1993-05-31 | 1993-05-31 | チャネル制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06337835A (ja) |
-
1993
- 1993-05-31 JP JP12960993A patent/JPH06337835A/ja active Pending
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