JPH06202916A - メモリダンプ出力装置 - Google Patents

Abstract

(57)【要約】 【目的】 中央演算処理装置に負荷をかけることなく、
また中央演算処理装置がストール状態となっても主記憶
装置のデータの外部への出力を可能とする。 【構成】 中央演算処理部１０の主記憶部１１へのデー
タ書込み時、副記憶部４をアドレスバス１１１及びデー
タバス１１２に接続し、副記憶部４の主記憶部１１と同
一アドレスに対して同一データを書込む。副演算処理部
１はその間ウェイト信号生成部１３のウェイト信号１１
７によって動作が停止される。中央演算処理部１０の主
記憶部１１からのデータ読込み時、副記憶部４とアドレ
スバス１１１及びデータバス１１２との接続を断とし、
副記憶部４を副演算処理部１に対してのみアクセス可能
とする。副演算処理部１はメモリダンプを出力するコマ
ンドを受信すると、受信したコマンドを解析して副記憶
部４のデータを読取り、通信制御部２を通して外部通信
装置９に送出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリダンプ出力装置に
関し、特に中央演算処理装置と主記憶装置とを備えた情
報処理装置のメモリダンプ出力方法に関する。

【０００２】

【従来の技術】従来、この種の情報処理装置において
は、主記憶装置に対するメモリダンプ出力方法として次
の方法がある。すなわち、インサーキットエミュレータ
を使用して主記憶装置のデータを見る方法と、中央演算
処理装置が主記憶装置のデータを外部記憶装置に書込ん
で主記憶装置のデータを見る方法と、中央演算処理装置
が通信処理部を制御して主記憶装置のデータを外部に送
出して主記憶装置のデータを見る方法とがある。

【０００３】

【発明が解決しようとする課題】上述した従来の情報処
理装置では、主記憶装置のデータを見るためにインサー
キットエミュレータを使用するか、あるいは中央演算処
理装置の制御の下に主記憶装置のデータを外部に送出し
ているので、中央演算処理装置に負担がかかるととも
に、中央演算処理装置がストール（無限ループ）状態に
なると、主記憶装置のデータを外部に出力することがで
きない。

【０００４】また、電源が切断されると、主記憶装置の
内容がすべて消えてしまい、主記憶装置のデータを見る
ことができなくなる。さらに、主記憶装置から出力され
たデータを受信するには、そのデータを受信する装置を
情報処理装置の設置場所に持ってこなければならない。

【０００５】したがって、本発明の目的は中央演算処理
装置に負荷をかけることなく、また中央演算処理装置が
ストール状態となっても主記憶装置のデータを外部に出
力することができるメモリダンプ出力装置の提供にあ
る。

【０００６】

【課題を解決するための手段】本発明によるメモリダン
プ出力装置は、主記憶装置に格納されたデータと同一デ
ータを格納する副記憶装置と、前記副記憶装置からデー
タを読出して外部装置に送出する送出手段と、中央演算
処理装置から前記主記憶装置へのデータ書込み時に前記
中央演算処理装置から前記副記憶装置へのアクセスを許
可し、前記中央演算処理装置による前記主記憶装置から
のデータ読出し時に前記中央演算処理装置から前記副記
憶装置へのアクセスを抑止する手段と、前記中央演算処
理装置から前記主記憶装置へのデータ書込み時に前記送
出手段の動作を停止する手段とを備えている。

【０００７】

【実施例】次に、本発明について図面を参照して説明す
る。

【０００８】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、副演算処理部１はローカル
アドレスバス１０１及びローカルデータバス１０２を介
して通信制御部２と、ローカル記憶部３と、副記憶部４
とに夫々接続されている。尚、副記憶部４はアドレスバ
ッファ５及びデータバッファ６を介してローカルアドレ
スバス１０１及びローカルデータバス１０２に夫々接続
されている。

【０００９】この副演算処理部１はローカル記憶部３に
格納されたプログラムによって、ローカル記憶部３を作
業領域として動作する。また、副演算処理部１は副記憶
部４からデータを読出し、該データを通信制御部２を通
して外部通信装置９に送出し、外部通信装置９から外部
装置に送出することでメモリダンプを行う。

【００１０】ここで、副記憶部４には主記憶部１１のデ
ータと同一のデータが格納されているので、上記のメモ
リダンプによって主記憶部１１のデータが外部に送出さ
れることになる。

【００１１】中央演算処理部１０はアドレスバス１１１
及びデータバス１１２を介して主記憶部１１に接続され
ている。尚、副記憶部４はこれらアドレスバス１１１及
びデータバス１１２にアドレスバッファ７及びデータバ
ッファ８によって夫々接続されている。

【００１２】中央演算処理部１０はリード／ライト信号
１１３とデータストローブ信号１１４とアドレスストロ
ーブ信号１１５とをウェイト信号生成部１３に出力す
る。ここで、リード／ライト信号１１３はデータバス１
１２上のデータの方向を示す信号である。

【００１３】また、データストローブ信号１１４は主記
憶部３に対するデータの書込み時にデータバス１１２上
のデータが有効であることを示し、主記憶部３に対する
データの読込み時にデータバス１１２上に有効なデータ
をドライブすることを促す信号である。さらに、アドレ
スストローブ信号１１５はアドレスバス１１１上にドラ
イブされているアドレスが有効であることを示す信号で
ある。

【００１４】デコーダ１２はアドレスバス１１１上にド
ライブされているアドレスをデコードし、そのデコード
結果をチップセレクト信号１１６としてウェイト信号生
成部１３に出力する。ここで、チップセレクト信号１１
６はアドレスバス１１１上にドライブされているアドレ
スが中央演算処理部１０の持つアドレス空間のうち主記
憶部１１に割当てられたアドレスであるときに有効とな
る信号である。

【００１５】ウェイト信号生成部１３において、リード
／ライト信号１１３はインバータ１３ａによって反転さ
れてオアゲート１３ｃに出力される。また、データスト
ローブ信号１１４およびアドレスストローブ信号１１５
はアンドゲート１３ｂでアンドがとられてオアゲート１
３ｃに出力される。

【００１６】ウェイト信号生成部１３のオアゲート１３
ｃはインバータ１３ａの出力と、アンドゲート１３ｂの
出力と、デコーダ１２からのチップセレクト信号１１６
との論理和をとり、その演算結果をウェイト信号１１７
として副演算処理部１に出力する。ここで、ウェイト信
号１１７は中央演算処理部１０がデータを主記憶部１１
に書込むときに有効となる信号である。

【００１７】この図１を用いて本発明の一実施例の動作
について説明する。まず始めに、メモリダンプの出力手
順について説明する。

【００１８】副演算処理部１は外部通信装置９から通信
制御部２を通してメモリダンプを出力するコマンドを受
信すると、受信したコマンドを解析して副記憶部４のデ
ータを読取る。副演算処理部１は副記憶部４から読取っ
たデータを通信制御部２を通して外部通信装置９に送出
する。

【００１９】次に、副記憶部４を副演算処理部１と中央
演算処理部１０とで共有するための調停方法について説
明する。

【００２０】中央演算処理部１０が主記憶部１１にデー
タを書込む場合、アドレスバッファ７とデータバッファ
８とをアサートし、アドレスバッファ５とデータバッフ
ァ６とをネゲートする。これによって、副記憶部４がア
ドレスバッファ７とデータバッファ８とによってアドレ
スバス１１１及びデータバス１１２に夫々接続されるの
で、副記憶部４の主記憶部１１と同一アドレスに同一デ
ータが書込まれる。

【００２１】このとき、ウェイト信号生成部１３でデー
タ読込みのバス制御信号であるリード／ライト信号１１
３と、データストローブ信号１１４と、アドレスストロ
ーブ信号１１５と、チップセレクト信号１１６とによっ
てウェイト信号１１７が生成され、このウェイト信号１
１７が副演算処理部１に出力される。副演算処理部１は
ウェイト信号生成部１３からのウェイト信号１１７がア
サートされている間その動作が停止される。また、副演
算処理部１からローカルアドレスバス１０１に出力され
るアドレスはアドレスバッファ５をネゲートすることに
よって、中央演算処理部１０から副記憶部４へのデータ
の書込みに影響を与えることはない。

【００２２】中央演算処理部１０が主記憶部１１のデー
タを読込む場合、アドレスバッファ７及びデータバッフ
ァ８をネゲートすることで、データバス１１２には主記
憶部１１のデータのみがロードされる。このとき、アド
レスバッファ５及びデータバッファ６は副演算処理部１
のバス制御信号によって制御され、副演算処理部１はア
ドレスバッファ５及びデータバッファ６をアサートする
ことで副記憶部４を読込むことができる。

【００２３】したがって、中央演算処理部１０が主記憶
部１１にデータを書込む場合にはウェイト信号生成部１
３からのウェイト信号１１７をアサートにして副演算処
理部１の動作を停止させ、主記憶部１１からデータを読
込む場合にはアドレスバッファ７及びデータバッファ８
をネゲートにして副記憶部４をアドレスバス１１１及び
データバス１１２から切り離すことで、中央演算処理部
１０に何の負荷もかけることなく、副演算処理部１の制
御によって副記憶部４からメモリダンプを行うことがで
きる。

【００２４】図２は本発明の他の実施例の構成を示すブ
ロック図である。図において、本発明の他の実施例はバ
ッテリ１５を設けた以外は図１の本発明の一実施例と同
様の構成となっており、同一構成要素には同一符号を付
してある。また、これら同一構成要素の動作は本発明の
一実施例と同様である。

【００２５】バッテリ１５は自装置に対して電源を供給
する外部電源（図示せず）が切断されると、副演算処理
部１と通信制御部２とローカル記憶部３と副記憶部４と
からなるメモリダンプ出力部１４をバックアップする。
これによって、メモリダンプ出力部１４では電源切断後
もバッテリ１５によってバックアップされているので、
電源切断後も副記憶部４の内容、すなわち主記憶部１１
の内容を保持することができ、その内容によって外部に
対してメモリダンプを行うことができる。

【００２６】図３は本発明の別の実施例の構成を示すブ
ロック図である。図において、本発明の別の実施例はコ
ネクタ１６ａ，１６ｂを設けた以外は図２の本発明の他
の実施例と同様の構成となっており、同一構成要素には
同一符号を付してある。また、これら同一構成要素の動
作は本発明の他の実施例と同様である。

【００２７】コネクタ１６ａ，１６ｂはメモリダンプ出
力部１４を、中央演算処理部１０及び主記憶部１１を含
む情報処理装置に対して着脱自在としている。メモリダ
ンプ出力部１４がコネクタ１６ａ，１６ｂの部分で情報
処理装置から外された場合、メモリダンプ出力部１４は
バッテリ１５によってバックアップされる。

【００２８】よって、メモリダンプ出力部１４を情報処
理装置から外し、主記憶部１１から出力されたデータを
受信する装置の設置場所に移動してメモリダンプを行う
ことも可能である。

【００２９】このように、中央演算処理部１０による主
記憶部１１からのデータ読出し時にアドレスバッファ７
及びデータバッファ８を制御することで中央演算処理部
１０から副記憶部４へのアクセスを抑止し、副演算処理
部１の制御によって副記憶部４のデータを読出して外部
通信装置９を通して外部装置に送出するとともに、中央
演算処理部１０から主記憶部１１へのデータ書込み時に
ウェイト信号生成部１３のウェイト信号１１７によって
副演算処理部１の動作を停止し、アドレスバッファ７及
びデータバッファ８を通して中央演算処理部１０から副
記憶部４へのアクセスを許可することによって、中央演
算処理部１０に負荷をかけることなく、また中央演算処
理部１０がストール状態となっても主記憶部１１のデー
タを外部に出力することができる。

【００３０】また、情報処理装置の電源切断時にメモリ
ダンプ出力部１４をバッテリ１５によってバックアップ
することで、電源切断後も副記憶部４のデータ、すなわ
ち主記憶部１１のデータを保持することができる。

【００３１】さらに、メモリダンプ出力部１４をコネク
タ１６ａ，１６ｂによって情報処理装置に対して着脱自
在とすることで、メモリダンプ出力部１４の副記憶部４
のデータを容易に移動させることができるので、主記憶
部１１から出力されたデータを受信する装置の設置場所
を情報処理装置と同じにする必要がなくなる。

【００３２】

【発明の効果】以上説明したように本発明によれば、中
央演算処理装置による主記憶装置からのデータ読出し時
に、主記憶装置に格納されたデータと同一データを格納
する副記憶装置への中央演算処理装置からのアクセスを
抑止し、副記憶装置のデータを読出して外部装置に送出
するとともに、中央演算処理装置から主記憶装置へのデ
ータ書込み時に副記憶装置のデータの外部装置への送出
動作を停止し、副記憶装置への中央演算処理装置からの
アクセスを許可することによって、中央演算処理装置に
負荷をかけることなく、また中央演算処理装置がストー
ル状態となっても主記憶装置のデータを外部に出力する
ことができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の他の実施例の構成を示すブロック図で
ある。

【図３】本発明の別の実施例の構成を示すブロック図で
ある。

【符号の説明】

１ 副演算処理部 ２ 通信制御部 ４ 副記憶部 ５，７ アドレスバッファ ６，８ データバッファ ９ 外部通信装置 １０ 中央演算処理部 １１ 主記憶部 １３ ウェイト信号生成部 １５ バッテリ １６ａ，１６ｂ コネクタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 主記憶装置に格納されたデータと同一デ
   ータを格納する副記憶装置と、前記副記憶装置からデー
   タを読出して外部装置に送出する送出手段と、中央演算
   処理装置から前記主記憶装置へのデータ書込み時に前記
   中央演算処理装置から前記副記憶装置へのアクセスを許
   可し、前記中央演算処理装置による前記主記憶装置から
   のデータ読出し時に前記中央演算処理装置から前記副記
   憶装置へのアクセスを抑止する手段と、前記中央演算処
   理装置から前記主記憶装置へのデータ書込み時に前記送
   出手段の動作を停止する手段とを有することを特徴とす
   るメモリダンプ出力装置。
2. 【請求項２】 前記中央演算処理装置とは独立に前記副
   記憶装置及び前記送出手段に電源を供給する電源供給手
   段を有することを特徴とする請求項１記載のメモリダン
   プ出力装置。
3. 【請求項３】 前記中央演算処理装置と前記副記憶装置
   及び前記送出手段とを接続するコネクタを有し、前記コ
   ネクタによって前記副記憶装置及び前記送出手段を前記
   中央演算処理装置に対して着脱自在としたことを特徴と
   する請求項１または請求項２記載のメモリダンプ出力装
   置。