JPS59229606A - プログラマブルコントロ−ラ - Google Patents
プログラマブルコントロ−ラInfo
- Publication number
- JPS59229606A JPS59229606A JP10465783A JP10465783A JPS59229606A JP S59229606 A JPS59229606 A JP S59229606A JP 10465783 A JP10465783 A JP 10465783A JP 10465783 A JP10465783 A JP 10465783A JP S59229606 A JPS59229606 A JP S59229606A
- Authority
- JP
- Japan
- Prior art keywords
- input
- memory circuit
- output
- circuit
- data transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1159—Image table, memory
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、プログラマブルコントローラと入出力装置
との情報転送および演算の方式％式％ プログラマブルコントローラ（以下ＰＣ略）は、リレー
、スイッチなどで構成されたシーケンス制御回路の動作
を演算処理装置におきかえたものであり、スイッチなど
の入力装置から状態を参照し、リレーなどの出力装置に
演算結果を出力するものである。参照する入力装置の順
序、ある論理演算の順序などを内部のメモリにプログラ
ムすることが可能であシーケンス制御回路は一般に多入
力、多出力の制御を行うため、ＰＣも、多数の入力装置
からの情報入力、多数の出力装置への情報出力を行うが
、そのためのデータ転送速度は、転送先が空間的な拡が
りを持つため、耐外来雑音などの能力、あるいけ信頼性
向上のため遅くせざるをえない。このため、入出力の点
数が増加すると、それらの入出力を参照して論理演算を
行い、結果を出力する１周期の時間が増加し、入力装置
の状態変化にともなう出力の応答が遅くなり、目的の働
きをしなくなってくる。
との情報転送および演算の方式％式％ プログラマブルコントローラ（以下ＰＣ略）は、リレー
、スイッチなどで構成されたシーケンス制御回路の動作
を演算処理装置におきかえたものであり、スイッチなど
の入力装置から状態を参照し、リレーなどの出力装置に
演算結果を出力するものである。参照する入力装置の順
序、ある論理演算の順序などを内部のメモリにプログラ
ムすることが可能であシーケンス制御回路は一般に多入
力、多出力の制御を行うため、ＰＣも、多数の入力装置
からの情報入力、多数の出力装置への情報出力を行うが
、そのためのデータ転送速度は、転送先が空間的な拡が
りを持つため、耐外来雑音などの能力、あるいけ信頼性
向上のため遅くせざるをえない。このため、入出力の点
数が増加すると、それらの入出力を参照して論理演算を
行い、結果を出力する１周期の時間が増加し、入力装置
の状態変化にともなう出力の応答が遅くなり、目的の働
きをしなくなってくる。
また、入力装置からの情報を参照する場合、１周期の間
に状態の変化があると、正しい論理演算が行われない場
合が発生するＯ （ハ） 目的 この発明の目的は、入出力点数が増加して黒情報が変化
しない構成のＰＣを提供するにある。
に状態の変化があると、正しい論理演算が行われない場
合が発生するＯ （ハ） 目的 この発明の目的は、入出力点数が増加して黒情報が変化
しない構成のＰＣを提供するにある。
に）構成
上記目的を達成するために、本発明によるＰＣは、主と
して入力装置の状態を内容とする入力メモリ回路、生と
して出力装置の状態を内容とする出力メモリ回路、入力
メモリ回路の内容を参照して、出力装置の設定値を算出
しこれを出力メモリ回路に書込む論理演算処理回路、出
力メモリ回路から人力メモリ回路へのデータ転送を行う
メモリ間データ転送制御回路、入力メモリ回路から出力
装置へのデータ転送および入力装置から出力メモリ回路
へのデータ転送を行う入出力データ転送制御回路とによ
り構成される。
して入力装置の状態を内容とする入力メモリ回路、生と
して出力装置の状態を内容とする出力メモリ回路、入力
メモリ回路の内容を参照して、出力装置の設定値を算出
しこれを出力メモリ回路に書込む論理演算処理回路、出
力メモリ回路から人力メモリ回路へのデータ転送を行う
メモリ間データ転送制御回路、入力メモリ回路から出力
装置へのデータ転送および入力装置から出力メモリ回路
へのデータ転送を行う入出力データ転送制御回路とによ
り構成される。
本構成による動作の流れを第１図に示す。
まず、出力メモリ回路に出力装置の初期状態および、入
力装置の初期状態を設定する。つぎに、メモリ間データ
転送制御回路により、出力メモリ回路の内容を、入力メ
モリ回路に転送する。ついで、演算処理回路が入力メモ
リ回路の内容を参照し、論理演算の結果を出力メモリ回
路に出力する。演算処理回路がとの動作を行っている間
、入出力データ転送制御回路により、入力装置からの情
報を出カメ ゛モリ回路に、入力メモリ回路の内
容を出力装置に転送する。入出力データの転送およびす
べての論理演算が完了すると、メモリ間データ転送から
再度動作をくり返す。
力装置の初期状態を設定する。つぎに、メモリ間データ
転送制御回路により、出力メモリ回路の内容を、入力メ
モリ回路に転送する。ついで、演算処理回路が入力メモ
リ回路の内容を参照し、論理演算の結果を出力メモリ回
路に出力する。演算処理回路がとの動作を行っている間
、入出力データ転送制御回路により、入力装置からの情
報を出カメ ゛モリ回路に、入力メモリ回路の内
容を出力装置に転送する。入出力データの転送およびす
べての論理演算が完了すると、メモリ間データ転送から
再度動作をくり返す。
（ホ）実施例
第２図は、本発明による構成の実施例、第６図は動作の
タイムチャートである。（１）は演算モジュール回路、
（２）は演算モジュール回路が実行するグログラムが格
納されたインストラクションメモリ回路である。信号Ａ
Ｂはアドレス信号、信号ＤＥは命令コードである。
タイムチャートである。（１）は演算モジュール回路、
（２）は演算モジュール回路が実行するグログラムが格
納されたインストラクションメモリ回路である。信号Ａ
Ｂはアドレス信号、信号ＤＥは命令コードである。
（５）はメモリ間データ転送制御回路で、タイムチャー
トでは、演算モジュール回路（１）からのデータ転送開
始信号ＴＳから始っている。
トでは、演算モジュール回路（１）からのデータ転送開
始信号ＴＳから始っている。
メモリ間データ転送制御回路は、信号ＴＳにより、バッ
ファ（至）に被転送アドレスＴＡＩ、バッファθ匂に転
送先アドレスＴＡ２を供給し、同時にケント記号ＴＧを
１０ルベルにして、入力メモリ回路（３）、出力メモリ
回路（４）のアドレス信号Ａ２、Ａ二１として、ＴＡ２
、ＴＡｔを供給し、出力メモリ回路（４）の読取り信号
り工Ｏを入力メモリ回路に書込む。これが完了すると、
メモリ間データ転送制御回路（５）は、演算モジュール
回路（１）に転送終了信号ＴＥを、また、入出力データ
転送制御回路（６）に入出力データ転送終了信号工ＯＴ
Ｓを送出する。信号ＴＥｔを受けとった演算モジー−ル
回路（１）は、信号ＴＳの送出後停止していた動作を再
開し、信号ＡＢにアドレスＡＢｏ、ＡＢＩＳＡＢ２等を
供給し、インストラクションメモリ回路（２）からの命
令（０）、命令（１）、命令（２）を実行し７ていく。
ファ（至）に被転送アドレスＴＡＩ、バッファθ匂に転
送先アドレスＴＡ２を供給し、同時にケント記号ＴＧを
１０ルベルにして、入力メモリ回路（３）、出力メモリ
回路（４）のアドレス信号Ａ２、Ａ二１として、ＴＡ２
、ＴＡｔを供給し、出力メモリ回路（４）の読取り信号
り工Ｏを入力メモリ回路に書込む。これが完了すると、
メモリ間データ転送制御回路（５）は、演算モジュール
回路（１）に転送終了信号ＴＥを、また、入出力データ
転送制御回路（６）に入出力データ転送終了信号工ＯＴ
Ｓを送出する。信号ＴＥｔを受けとった演算モジー−ル
回路（１）は、信号ＴＳの送出後停止していた動作を再
開し、信号ＡＢにアドレスＡＢｏ、ＡＢＩＳＡＢ２等を
供給し、インストラクションメモリ回路（２）からの命
令（０）、命令（１）、命令（２）を実行し７ていく。
ＭＡｏ、ＭＡＩ、ＭＡ２は、これら命令によるアクセス
する入出カメモリ回路のアドレスである。この例では、
命令（０）、命令（１）では入力メモリ回路（３）をア
クセスするためケント信号ＭＧ２がｌＯＩとなり、入力
メモリ回路（３）のアドレス信号としてバッファ（１１
）を介してアドレスＭＡＯ１ＭＡＲを供給し、ついで命
令（２）では、出力メモリ回路（４）をアクセスするた
めゲート信号ＭＧＩが１０１となり、出力メモリ回路（
４）のアドレス信号としてバッファ（１４）を介してア
ドレスＭＡ２が供給されている。
する入出カメモリ回路のアドレスである。この例では、
命令（０）、命令（１）では入力メモリ回路（３）をア
クセスするためケント信号ＭＧ２がｌＯＩとなり、入力
メモリ回路（３）のアドレス信号としてバッファ（１１
）を介してアドレスＭＡＯ１ＭＡＲを供給し、ついで命
令（２）では、出力メモリ回路（４）をアクセスするた
めゲート信号ＭＧＩが１０１となり、出力メモリ回路（
４）のアドレス信号としてバッファ（１４）を介してア
ドレスＭＡ２が供給されている。
命令（２）では、演算モジー−ル回路（１）からの書込
みデータは、バッファαＱを介して、出力メモリ回路に
供給されている。
みデータは、バッファαＱを介して、出力メモリ回路に
供給されている。
一方、信号工ＯＴＳを受けとった入出力データ転送制御
回路（６）は、入出力装置にデータ転送を要求するプラ
イオリティ信号ｆｆ：”ｏ”にする。すると、最初に接
続された入力装置から入力情報および書込むべき出力メ
モリのアドレス情報が信号１０Ｂにセントされる。入出
力データ転送制御回路（６）は、演算モジュール（１）
ニＤＭＡ要求信号ＤＭＡＲを送出すると、演算モジー−
ル（１）はＤＭＡ許可信号ＤＡＣＫを入出力データ転送
制御回路に返すと同時に、すべぞの処理を中断する。入
出力データ転送制御回路（６）はＤＡＣＫ信号を受けと
ると、ケント信号工ＯＧ１を１０ルベルにして、人力装
置（７）からの出力メモリアドレスを信号Ａ１に供給し
、データをバッファα力を介して信号ＤＯ１に供給し、
入力装置の情報を出力メモリに書込む。これが終了する
と、演算モジュールは再度動作を開始する。入力装置（
７）はデータ転送を終了すると、プライオリティ信号Ｐ
ｌ′ｆ：″０ルベルにする。これにより、つぎに接続さ
れている出力装置（８）が、工ＯＢ信号に読みとるべき
入力メモリ回路のメモリアドレスを出力する。入出力デ
ータ転送制御回路（６）は、前述のように演算モジュー
ル（１）に、ＤＭＡ要求信号ＤＭＡＲを送出し、ＤＡＣ
Ｋ信号により、ケント信号工ＯＧ２をｌｏルベルにして
入力メモリアドレスをバッファ（１０を介して、入力メ
モリ回路（３）に供給する。読み出されたデータは、入
出力データ転送制御回路（６）を介して、ＩＯＢ信号に
出力され、出力装置（８）に設定される。以下同様にプ
ライオリティ信号Ｐ２、Ｐ、が順次１０１となっていき
、データ転送が行われる。入出力データ転送が完了し、
すべての論理演算が終了すると、出力メモリ回路（４）
から入力メモリ回路（３）への転送が再度行われ、以下
、同様の動作がくり返される。
回路（６）は、入出力装置にデータ転送を要求するプラ
イオリティ信号ｆｆ：”ｏ”にする。すると、最初に接
続された入力装置から入力情報および書込むべき出力メ
モリのアドレス情報が信号１０Ｂにセントされる。入出
力データ転送制御回路（６）は、演算モジュール（１）
ニＤＭＡ要求信号ＤＭＡＲを送出すると、演算モジー−
ル（１）はＤＭＡ許可信号ＤＡＣＫを入出力データ転送
制御回路に返すと同時に、すべぞの処理を中断する。入
出力データ転送制御回路（６）はＤＡＣＫ信号を受けと
ると、ケント信号工ＯＧ１を１０ルベルにして、人力装
置（７）からの出力メモリアドレスを信号Ａ１に供給し
、データをバッファα力を介して信号ＤＯ１に供給し、
入力装置の情報を出力メモリに書込む。これが終了する
と、演算モジュールは再度動作を開始する。入力装置（
７）はデータ転送を終了すると、プライオリティ信号Ｐ
ｌ′ｆ：″０ルベルにする。これにより、つぎに接続さ
れている出力装置（８）が、工ＯＢ信号に読みとるべき
入力メモリ回路のメモリアドレスを出力する。入出力デ
ータ転送制御回路（６）は、前述のように演算モジュー
ル（１）に、ＤＭＡ要求信号ＤＭＡＲを送出し、ＤＡＣ
Ｋ信号により、ケント信号工ＯＧ２をｌｏルベルにして
入力メモリアドレスをバッファ（１０を介して、入力メ
モリ回路（３）に供給する。読み出されたデータは、入
出力データ転送制御回路（６）を介して、ＩＯＢ信号に
出力され、出力装置（８）に設定される。以下同様にプ
ライオリティ信号Ｐ２、Ｐ、が順次１０１となっていき
、データ転送が行われる。入出力データ転送が完了し、
すべての論理演算が終了すると、出力メモリ回路（４）
から入力メモリ回路（３）への転送が再度行われ、以下
、同様の動作がくり返される。
タイムチャートで明らかなように、演算モジー−ル（１
）の処理速度よりも入出力データ転送の速度は遅くする
ことができる。また人力メモリ回路は毎回リフレッシュ
され、演算中に変化することがない。
）の処理速度よりも入出力データ転送の速度は遅くする
ことができる。また人力メモリ回路は毎回リフレッシュ
され、演算中に変化することがない。
（ハ）効果
本構成により、入力メモリ回路、出力メモリ回路と入出
力装置との間のデータ転送は低速に行うことが可能であ
り、演算処理回路が直接アクセスするのは入出カメモリ
回路となるからこの参照速度は高速に行うことができ、
したがって、信頼性を損うことなく、処理速度を大幅に
向上させることができる。
力装置との間のデータ転送は低速に行うことが可能であ
り、演算処理回路が直接アクセスするのは入出カメモリ
回路となるからこの参照速度は高速に行うことができ、
したがって、信頼性を損うことなく、処理速度を大幅に
向上させることができる。
また、入力装置の状態は、すべて出力メモリ回路に一担
格納したあと、入力メモリ回路に転送され、その後この
人力メモリ回路の内容をもとに＠理演算を開始するため
、論理演算中に、入力装置の状態、すなわち入力メモリ
回路の内容が変化することはない。このため、論理演算
処理中に入力装置の状態の変化による誤った論理演算処
理を行うおそれをなくすことができる。
格納したあと、入力メモリ回路に転送され、その後この
人力メモリ回路の内容をもとに＠理演算を開始するため
、論理演算中に、入力装置の状態、すなわち入力メモリ
回路の内容が変化することはない。このため、論理演算
処理中に入力装置の状態の変化による誤った論理演算処
理を行うおそれをなくすことができる。
第１図は動作のフローチャート、第２図は実施例、第３
図は動作のタイムチャートである。 １・・・演算モジュール回路 ２・・・インストラクションメモリ回路６・・・出力メ
モリ回路 ４・・・入力メモリ回路 ５・・・メモリ間データ転送制御回路 ６・・・入出力データ転送制御回路 Ｚ９・・・入力装置 ８・・・出力装置 １０．１１．１２．１３．１４．１５．１６．１７．・
・・パンフ７回路代理人 弁理士 間 宮 武 雄
図は動作のタイムチャートである。 １・・・演算モジュール回路 ２・・・インストラクションメモリ回路６・・・出力メ
モリ回路 ４・・・入力メモリ回路 ５・・・メモリ間データ転送制御回路 ６・・・入出力データ転送制御回路 Ｚ９・・・入力装置 ８・・・出力装置 １０．１１．１２．１３．１４．１５．１６．１７．・
・・パンフ７回路代理人 弁理士 間 宮 武 雄
Claims (1)
- 主として入力装置の状態を内容とする入力メモリ回路、
主として出力装置の状態を内容とする出力メモリ回路、
入力メモリ回路から入力情報を参照し、演算結果を出力
メモリ回路に書込む演算処理回路、すべての演算終了後
、出力メモリ回路から入力メモリ回路にデータ転送を行
うメモリ間データ転送制御回路、データ転送終了後に入
力メモリ回路から出力装置へのデータ転送および入力装
置から出力メモリ回路へのデータ転送を行う入出力デー
タ転送制御回路とにより構成され、出力メモリ回路から
入力メモリ回路へのデータ転送終了後、入出力データ転
送を行うと同時に、前記演算処理をくり返すことを特徴
とするプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10465783A JPS59229606A (ja) | 1983-06-09 | 1983-06-09 | プログラマブルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10465783A JPS59229606A (ja) | 1983-06-09 | 1983-06-09 | プログラマブルコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59229606A true JPS59229606A (ja) | 1984-12-24 |
Family
ID=14386530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10465783A Pending JPS59229606A (ja) | 1983-06-09 | 1983-06-09 | プログラマブルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229606A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464277A (en) * | 1977-10-31 | 1979-05-23 | Toshiba Corp | Sequence controller |
| JPS5539933A (en) * | 1978-09-13 | 1980-03-21 | Nissan Motor Co Ltd | Process control device |
-
1983
- 1983-06-09 JP JP10465783A patent/JPS59229606A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464277A (en) * | 1977-10-31 | 1979-05-23 | Toshiba Corp | Sequence controller |
| JPS5539933A (en) * | 1978-09-13 | 1980-03-21 | Nissan Motor Co Ltd | Process control device |
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