JPH0863445A

JPH0863445A - データ処理装置

Info

Publication number: JPH0863445A
Application number: JP6199993A
Authority: JP
Inventors: Naomiki Mitsuishi; 直幹三ッ石
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-08-25
Filing date: 1994-08-25
Publication date: 1996-03-08

Abstract

(57)【要約】【目的】モード端子を増加し、有効な端子を減少する
ことなく、またレジスタ手段を設定することを省き、レ
ジスタ手段を誤って書き換えてしまうことを防ぎつつ、
多数の動作モードを有するデータ処理装置を提供する。【構成】１つの半導体基板上に半導体集積回路として
形成されるシングルチップマイクロコンピュータであっ
て、中央処理装置ＣＰＵ、システムコントローラＳＹＳ
Ｃ、割込コントローラＩＮＴ、リードオンリメモリＲＯ
Ｍ、ランダムアクセスメモリＲＡＭ、タイマ、シリアル
コミュニケーションインタフェースＳＣＩ、第１から第
８の入出力ポートＩＯＰ１〜８、クロック発振器ＣＰＧ
の機能ブロックから構成されている。このマイクロコン
ピュータの動作開始後のハードウェア的な初期化動作に
おいて、動作モードを自動的に読み込み、この動作モー
ドがレジスタに自動的に設定されるようになっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理装置（マイ
クロコンピュータまたは半導体集積回路装置）に関し、
特に複数の動作モードを有するデータ処理装置などに適
用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、平成５年３月（株）日立製作
所発行『Ｈ８／３００３ハードウェアマニュアル』ま
たは特願平４−７６１５１号に記載されるように、半導
体集積回路でなるマイクロコンピュータは各種の動作モ
ードを持つ。かかる動作モードは、ＣＰＵのアドレス空
間、内蔵ＲＯＭの有効／無効、外部バス幅の初期値など
をモード端子で設定し、割込動作などを制御レジスタで
設定する。これらはユーザ毎に固定の値であり、動作中
に変更することはない。

【０００３】マイクロコンピュータの機能向上に伴い、
動作モードは増える。特に、特願平４−２２６４４７号
や特願平４−１３７９５５号に記載されるように、従来
のマイクロコンピュータのソフトウェア資産を有効に利
用するために互換性を保持しようとすると、動作モード
はさらに増えることになる。従来、動作モードはモード
端子または制御レジスタで設定されている。

【０００４】

【発明が解決しようとする課題】ところで、前記のよう
なマイクロコンピュータにおいては、動作モードを前記
のようにモード端子で設定しようとすると、動作モード
の増加に伴いモード端子も増やさざるを得ない。ユーザ
はこのモード端子を、一方に固定して使用するものであ
って信号の入出力には使用できず、有効な端子、すなわ
ちユーザが任意に使用できる端子が減少してしまう。

【０００５】また、制御レジスタで設定しようとする
と、この制御レジスタを設定するためのプログラムが必
要になりソフトウェアの負担になる。制御レジスタを設
定し、実際の動作を開始するまでの時間が長くなってし
まう。また、誤って制御レジスタを書き換えてしまい、
誤動作に至る可能性がある。

【０００６】そこで、本発明の目的は、このような問題
点を解決し、モード端子を増加し、有効な端子を減少す
ることなく、また制御レジスタを設定することを省き、
制御レジスタを誤って書き換えてしまうことを防ぎつ
つ、多数の動作モードを有することができるデータ処理
装置などを提供することにある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【０００９】すなわち、本発明のデータ処理装置は、動
作モード制御端子と中央処理装置を有する場合に適用さ
れるものであり、このデータ処理装置の動作開始後のハ
ードウェア的な初期化動作において、動作モード情報を
自動的に読み込み、かかる動作モード情報を内部のレジ
スタ手段に自動的に設定するものである。

【００１０】この場合に、動作モード情報の読み込みに
関する情報は動作モード制御端子で設定し、またレジス
タ手段は中央処理装置の命令によるソフトウェアで書き
換えられないようにし、さらにテストモード設定手段に
よるテストモードの時にはレジスタ手段を読み込めるよ
うにするものである。

【００１１】また、動作モード制御端子と電気的に書込
み消去可能な不揮発性記憶装置を有する場合には、この
不揮発性記憶装置から動作モード情報を、専用の制御信
号による制御、中央処理装置が動作開始直後、または動
作モード設定手段が動作開始直後に読み込むようにする
ものである。

【００１２】この場合に、動作モード情報によって、不
揮発性記憶装置の容量、一部アドレスのアクセス禁止、
または一部または全部のアドレスの変更を選択的に切り
替えたり、不揮発性記憶装置の動作モード情報を格納す
る部分を制御回路によって消去用の電圧を阻止するよう
にしたものである。

【００１３】

【作用】前記したデータ処理装置によれば、データ処理
装置の初期化動作において、自動的に読み込まれる動作
モード情報がレジスタ手段に自動的に設定されることに
より、動作モード制御端子で設定する情報を最低限にし
てモード端子の本数を最低限にすることができる。

【００１４】また、動作モード情報の読み込み、設定を
ハードウェアで自動的に行うことにより、ソフトウェア
の負担をなくしレジスタ手段の設定に要する時間を短縮
して、実際の動作を開始するまでの時間を短縮すること
ができる。

【００１５】さらに、動作モード情報を保持するレジス
タ手段を書き換え不可能にすることにより、誤って書き
換えてしまうことを防ぐことができる。

【００１６】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００１７】図１は本発明の一実施例であるデータ処理
装置の一例であるマイクロコンピュータを示すブロック
図、図２はＣＰＵの概略ブロック図、図３はマイクロコ
ンピュータのリセット動作を示すフローチャート、図４
は動作モードの一覧を示す説明図、図５〜図７はベクタ
のアドレスマップを示す説明図、図８は動作モード制御
回路の一例を示すブロック図、図９はモード制御レジス
タの変形例を示すブロック図、図１０はマイクロコンピ
ュータのリセット動作の変形例を示すフローチャート、
図１１は本実施例に用いられるＰＲＯＭのブロック図、
図１２はマイクロコンピュータのリセット動作の変形例
を示すフローチャート、図１３はモード情報リード制御
回路の一例を示すブロック図である。

【００１８】まず、図１により本実施例のマイクロコン
ピュータの構成を説明する。

【００１９】本実施例のマイクロコンピュータは、たと
えば公知の半導体製造技術により１つの半導体基板上に
半導体集積回路として形成されるシングルチップマイク
ロコンピュータとされ、中央処理装置ＣＰＵ、システム
コントローラＳＹＳＣ（動作モード設定手段）、割込コ
ントローラＩＮＴ、リードオンリメモリＲＯＭ、ランダ
ムアクセスメモリＲＡＭ、タイマ、シリアルコミュニケ
ーションインタフェースＳＣＩ、第１から第８の入出力
ポートＩＯＰ１〜８、クロック発振器ＣＰＧの機能ブロ
ックまたはモジュールから構成されている。

【００２０】かかるシングルチップマイクロコンピュー
タは、電源端子として、グランドレベル端子Ｖｓｓ、電
源電圧レベル端子Ｖｃｃ、その他専用制御端子として、
リセット端子ＲＥＳ、スタンバイ端子ＳＴＢＹ、モード
端子（動作モード制御端子）ＭＤ０〜２、クロック入力
端子ＥＸＴＡＬ，ＸＴＡＬの各端子を有する。

【００２１】クロック入力ＥＸＴＡＬ，ＸＴＡＬの端子
に接続される、図示はされない水晶振動子に基づいて、
クロック発振器が生成するシステムクロックφ１，φ２
に同期して、シングルチップマイクロコンピュータは動
作する。あるいは外部クロックをＥＸＴＡＬ端子に入力
してもよい。システムクロックの１周期を１ステートと
呼ぶ。

【００２２】これらの機能ブロックは、内部バスによっ
て相互に接続される。内部バスはアドレスバスＰＡＢ・
データバスＰＤＢの他、リード信号・ライト信号を含
み、さらにバスサイズ信号あるいはシステムクロックφ
１，φ２などを含む。

【００２３】入出力ポートは、外部バス信号、入出力回
路の入出力信号と兼用とされている。これらは、動作モ
ードあるいはソフトウエアの設定により、機能を選択さ
れて使用される。ＩＯＰ１〜３はアドレスバス出力、Ｉ
ＯＰ４，５はデータバス入出力、ＩＯＰ６はバス制御信
号入出力信号と兼用されている。外部アドレスは、それ
ぞれ、これらの入出力ポートに含まれるバッファ回路を
介してＩＡＢと接続されている。ＰＡＢは入出力ポート
のレジスタをリード／ライトするために使用し、外部バ
スとは直接の関係はない。

【００２４】内部バスおよび外部バスは共に１６ビット
バス幅とし、バイトサイズ（８ビット）およびワードサ
イズ（１６ビット）のリード／ライトを可能にする。な
お、内部バスおよび外部バスのいずれも８ビット幅とす
ることもできる。

【００２５】バス制御信号入出力信号には、アドレスス
トローブ信号ＡＳ、リード信号ＲＤ、ライト信号ＨＷＲ
・ＬＷＲ、ウェイト信号ＷＡＩＴ、エリア０選択信号Ｃ
Ｓ０などがある。

【００２６】割込信号は、タイマ、ＳＣＩ、ＩＯＰ８か
ら要求され、割込コントローラが調停して、ＣＰＵに割
込を要求する。このとき、ＣＰＵに対し、割込要求信号
とベクタ番号を与える。割込マスクレベルは、特願平４
−１３７９５５号に記載されるように、Ｉビットのみに
よる制御、ＩビットとＵＩビットによる制御を選択でき
る。

【００２７】ＲＥＳ端子にリセット信号が加えられる
と、モード端子ＭＤ０〜２で与えられる動作モードを取
り込み、マイクロコンピュータはリセット状態になる。
モード端子で設定する動作モードは、シングルチップ／
拡張、アドレス空間、内蔵ＲＯＭの有効／無効、データ
バス幅の初期値を８ビットまたは１６ビットから選択す
る。

【００２８】モード１はＲＯＭ無効拡張モード、アドレ
ス空間６４ｋバイト、データバス幅初期値８ビット、モ
ード２はＲＯＭ無効拡張モード、アドレス空間１Ｍバイ
ト、データバス幅初期値８ビット、モード３はＲＯＭ無
効拡張モード、アドレス空間１Ｍバイト、データバス幅
初期値１６ビット、モード４はＲＯＭ無効拡張モード、
アドレス空間１６Ｍバイト、データバス幅初期値８ビッ
ト、モード５はＲＯＭ無効拡張モード、アドレス空間１
６Ｍバイト、データバス幅初期値１６ビット、モード６
はＲＯＭ有効拡張モード、モード７はシングルチップモ
ード、とされる。

【００２９】なお、モード０はテストモードとする。

【００３０】モードの番号は任意に変更可能である。

【００３１】その他の動作モードはリセット例外処理で
読み込むモード情報によって設定する。

【００３２】たとえば、ＲＯＭ無効拡張モードは、エリ
アの大きさの選択をモード情報で設定する。

【００３３】ＲＯＭ有効拡張モードは、アドレス空間の
６４ｋ／１Ｍ／１６Ｍバイトの選択、データバス幅、エ
リアの大きさの選択をモード情報で設定する。

【００３４】シングルチップモードは、アドレス空間の
６４ｋ／１Ｍ／１６Ｍバイトの選択をモード情報で設定
する。

【００３５】また、各モードともに、割込優先レベルの
選択をモード情報で設定する。

【００３６】内蔵ＲＯＭを無効にすると外部アドレスが
有効とされ、ＲＯＭに相当するアドレスは外部アドレス
とする。ベクタ領域も外部アドレスになる。

【００３７】内蔵ＲＯＭを有効にするとベクタ領域は内
蔵ＲＯＭアドレスになる。

【００３８】リセット状態を解除すると、ＣＰＵはベク
タ（モード情報、スタートアドレス）をリードして、こ
のモード情報に基づいて動作モードを設定し、スタート
アドレスから命令のリードを開始するリセット例外処理
を行う。前記ベクタは、特に制限はされないものの０番
地から始まる領域に格納されているものとする。その
後、ＣＰＵは前記スタートアドレスから順次命令を実行
する。

【００３９】次に、図２により、ＣＰＵの概略について
説明する。

【００４０】命令レジスタＩＲ、命令デコーダ・制御回
路ＣＯＮＴ、レジスタセレクタ、ライトデータバッファ
ＤＢＷ、リードデータバッファＤＢＲ、演算器ＡＬＵ、
汎用レジスタＲ０〜７、プログラムカウンタＰＣ、コン
ディションコードレジスタＣＣＲ、モード制御レジスタ
ＭＣＲ（レジスタ手段）、ベクタアドレス生成器ＶＡ
Ｇ、メモリアドレスバッファＭＡＢからなる。

【００４１】Ａバス、Ｂバス、Ｃバスによって相互に接
続されている。

【００４２】また、ライトデータバッファは内部データ
バスへの出力、リードデータバッファは内部データバス
からの入力、アドレスバッファは内部アドレスバスへの
出力、命令レジスタは内部データバスからの入力が可能
であり、それぞれ内部バスに接続されている。

【００４３】モード制御レジスタは、Ｂバスから入力が
可能とされ、かかる内容を命令デコーダ・制御回路ＣＯ
ＮＴおよびＣＰＵ外部のシステムコントローラに出力す
る。

【００４４】モード制御レジスタ以外の各ブロックの機
能は、前記特願平４−７６１５１号に記載のＣＰＵと概
略同様である。命令デコーダ・制御回路ＣＯＮＴが、Ｉ
Ｒからの入力、モード制御レジスタからの入力、そのほ
かの入力信号に基づいて動作制御を行う。アドレスバッ
ファはインクリメント機能を有する。

【００４５】ＣＰＵは１６ビット長の汎用レジスタが８
本、１６ビット長のプログラムカウンタ、８ビット長の
コンデションコードレジスタが各１本を有し、これらは
命令によって操作される。汎用レジスタは上位８ビット
と下位８ビットを独立させて８ビット長のレジスタとす
ることも、上位・下位を連結して１６ビット長のレジス
タとすることもできる。プログラムカウンタは１６ビッ
トのカウンタであり、ＣＰＵが次に実行する命令のアド
レスを示している。コンデションコードレジスタは割込
マスクビットＩ、ユーザ／割込マスクビットＵＩ、キャ
リフラグＣ、ゼロフラグＺ、ネガテブフラグＮ、オーバ
フローフラグＶを含んでいる。

【００４６】ベクタとして、リセット例外処理によって
リードされたモード情報は、モード制御レジスタに格納
される。モード制御レジスタは、ＲＯＭ無効拡張モード
のエリアの大きさの選択、ＲＯＭ有効拡張モードのアド
レス空間・データバス幅・エリアの大きさの選択、シン
グルチップモードのアドレス空間の選択、および各モー
ド共通に、割込優先レベルの選択を選択する。

【００４７】すなわち、ビット１５，１４でアドレス空
間６４ｋ／１Ｍ／１６Ｍの選択、ビット１３でデータバ
ス幅、ビット１２でエリアの大きさの選択、ビット１１
で内蔵ＲＯＭ容量の選択、ビット１０で割込優先レベル
の選択を行うものとする。

【００４８】ビット１１の内蔵ＲＯＭ容量によって、内
蔵ＲＯＭは３２ｋバイト／１６ｋバイトの容量が選択さ
れる。かかる動作は、特願平４−２０７３５３号に記載
されるφｉｎｈ信号を、ビット１１の内容によって指定
するようにする。あるいは、特願平４−２９６４８８号
に記載されるＲＯＭ制御ビットを、ビット１１の内容に
よって指定するようにしてもよい。

【００４９】ビット１０の割込優先レベルの選択によっ
て、ＣＰＵ内部ではＵＩビットの動作が指定される。か
かる動作は、前記特願平４−１３７９５５号、図１１に
記載のようにされる（ＵＩビットがＵ２ビットに対応、
ＭＣＲビット１０がＵ２Ｃビットに対応する）。

【００５０】さらに、モード制御レジスタのビット長を
大きくして、エリア毎のバス情報を指定してもよい。た
とえば、アドレス空間１６Ｍバイトの場合、８エリアに
分割し、これらに対応する制御ビットでデータバス幅・
アクセスステート数を制御するものである。バス情報の
設定自体は、前記平成５年３月（株）日立製作所発行
『Ｈ８／３００３ハードウェアマニュアル』または特
願平４−７６１５１号に記載されている。

【００５１】かかるアドレス空間上のエリアの分割の大
きさを、モード制御レジスタのビット１２で選択する。
アドレス空間が１６Ｍバイトのとき有効であり、ビット
１２が“０”のときエリアの大きさは２Ｍバイト、ビッ
ト１２が“１”のときエリアの大きさは５１２ｋバイト
とされる。

【００５２】次に、図３により、リセット例外処理のフ
ローについて説明する。

【００５３】ＲＥＳ入力が非活性状態になると、ＣＰＵ
はリセット例外処理を開始する。

【００５４】ステップＳ１で、モード情報のリードを要
求する。割込コントローラから与えられるベクタ番号に
基づき、ベクタアドレス生成器が生成したベクタアドレ
スをＡバス経由でアドレスバッファに転送する。ベクタ
アドレスは４とする。特に制限はされないものの、ベク
タ番号を１ビットシフトし、ビット２を“１”にセット
するようにする。

【００５５】ステップＳ２でリードをワードサイズで開
始する。

【００５６】ウェイトが要求されれば待機状態になる。

【００５７】ステップＳ３で、リードした内容をリード
データバッファに格納する。

【００５８】ステップＳ４で、リードデータバッファの
内容をＢバスを経由して、モード制御レジスタに格納す
る。リードを要求し、ベクタ番号に基づき、ベクタアド
レス生成器が生成したベクタアドレスをＡバス経由でア
ドレスバッファに転送する。ベクタアドレスは０とし、
ベクタ番号を１ビットまたは２ビットシフトする。シフ
トするビット数はモード制御レジスタのビット１５に依
存する。

【００５９】モード制御レジスタのビット１５が“０”
にクリアされていればミニマムモード（アドレス空間６
４ｋバイト）であり、１ワードのベクタをリードする。
また、ビット１５が“１”にセットされていればマキシ
マムモード（アドレス空間１Ｍ／１６Ｍバイト）であ
り、２ワードのベクタをリードする。

【００６０】ミニマムモードでは、ステップＳ５Ａでリ
ードをワードサイズで開始する。

【００６１】ウェイトが要求されれば待機状態になる。

【００６２】ステップＳ８Ａで、リードした内容をリー
ドデータバッファに格納する。

【００６３】マキシマムモードでは、ステップＳ５Ｂで
リードをワードサイズで開始する。

【００６４】ウェイトが要求されれば待機状態になる。

【００６５】ステップＳ６Ｂで、リードした内容をリー
ドデータバッファに格納する。アドレスバッファの内容
をインクリメント（＋２）する。

【００６６】ステップＳ７Ｂでリードをワードサイズで
開始する。

【００６７】ウェイトが要求されれば待機状態になる。

【００６８】ステップＳ８Ｂで、リードした内容をリー
ドデータバッファに格納する。

【００６９】ステップＳ９で、リードデータバッファの
内容（スタートアドレス）をＡバスを経由してアドレス
バッファに転送すると共に、ＡＬＵに入力してインクリ
メント（＋２）を行う。インクリメント結果はＣバスを
経由してＰＣに格納される。ミニマムモードのときは、
スタートアドレスの下位１６ビットが有効で、上位ビッ
トは全て“０”とみなされる。

【００７０】ステップＳ１０でリードをワードサイズで
開始する。

【００７１】ウェイトが要求されれば待機状態になる。

【００７２】ステップＳ１１で、リードした内容をリー
ドデータバッファと命令レジスタに格納する。ＰＣの内
容をＡバスを経由してアドレスバッファに転送すると共
に、ＡＬＵに入力してインクリメント（＋２）を行う。
インクリメント結果はＣバスを経由してＰＣに格納され
る。

【００７３】ステップＳ１２でリードをワードサイズで
開始する。命令レジスタの内容を命令デコーダ・制御回
路ＣＯＮＴに入力する。リセット例外処理は終了する。

【００７４】次に、図４により、動作モードについて説
明する。

【００７５】特に、動作モードによって動作が異なる端
子の機能について示している。

【００７６】ＲＯＭ無効拡張モードでは、リセットによ
って指定したアドレス空間に対応するアドレスが出力に
なる。たとえば、アドレス空間６４ｋバイトではポート
２，３がアドレス出力になり、ポート１は入出力ポート
になる。指定した初期バス幅に相当するポートがデータ
バスになる。初期データバス幅を８ビットとすると、ポ
ート４がデータバスになり、ポート５は入出力ポートに
なる。但し、入出力ポートは初期状態は入力状態である
ので、その後、１６ビットバスモードの設定を行えばポ
ート５もデータバスになる。また、バス制御信号ＡＳ，
ＲＤ，ＨＷＲ，ＬＷＲ，ＣＳ０が出力状態になる。

【００７７】ＲＯＭ無効拡張モードでは、リセットによ
って、バス制御信号ＡＳ，ＲＤ，ＨＷＲ，ＬＷＲ，ＣＳ
０が出力状態になる。ポート２，３、およびポート１の
アドレス空間に対応したビットがアドレス出力と入力ポ
ートの兼用になる。ポートのデータディレクションレジ
スタで出力を設定するとアドレス出力になり、入力を設
定すると入力ポートになる。初期状態は入力ポートであ
り、外部アドレスバスは不定になるが、バス制御信号が
非活性状態を出力するので問題はない。ポート４がデー
タバスになり、ポート５は入出力ポートになる。但し、
入出力ポートは初期状態は入力状態であるので、その
後、１６ビットバスモードの設定を行えばポート５もデ
ータバスになる。

【００７８】シングルチップモードでは、全てのポート
が入出力ポートとなる。リセットによって全て入力ポー
トになる。

【００７９】表中で、／で示される兼用の機能は、ポー
トのデータディレクションレジスタによって選択され
る。

【００８０】但し、モード２、４のポート５の機能が、
入出力ポートとするか、入出力ポートにするかはモード
制御レジスタに格納されたモード情報で指定される。ビ
ット１３が、“０”にクリアされているときデータバス
入出力、“１”にセットされているとき入出力ポートと
なる。

【００８１】また、モード６のポート１は、ポート入出
力とするか、入力ポートとアドレス出力の兼用にするか
はモード制御レジスタに格納されたモード情報で指定さ
れる。ビット１５，ビット１４がいずれも“０”にクリ
アされているとき入出力ポート、ビット１５が“０”に
クリア、ビット１４が“１”にセットされているとき、
上位４ビットが入出力ポート、下位４ビットが入力ポー
トとアドレス出力の兼用となる。ビット１５が“１”に
セットされていると、入力ポートとアドレス出力の兼用
となる。

【００８２】リセット状態での端子状態・ベクタリード
時の端子機能をモード端子で設定することにより、端子
状態を動作モードに適合した状態にすることができ、外
部にプルアップ抵抗などの回路を付加する必要がない。

【００８３】次に、図５により、ベクタの第１の例のア
ドレスマップについて説明する。

【００８４】ミニマムモードのとき、アドレス空間は６
４ｋバイトであり、これに対応してスタートアドレスは
１６ビットであり、ベクタはワード単位とされる。リセ
ットベクタは０，１番地、モード情報は４，５番地、そ
の他の割込などのベクタは６番地以降とされる。

【００８５】マキシマムモードのとき、アドレス空間は
１Ｍまたは１６Ｍバイトであり、これに対応してスター
トアドレスは２０または２４ビットであり、ベクタはロ
ングワード単位とされる。上位１バイトは予約とされ
る。リセットベクタは０〜３番地、モード情報は４，５
番地、その他のベクタは１２番地以降とされる。

【００８６】モード情報は、ミニマム／マキシマムモー
ドで共通であり、その他のベクタは、ミニマムモード時
はマキシマムモード時の１／２とされる。特に制限はさ
れないものの、ＣＰＵに与えられるベクタ番号はミニマ
ムモード時のベクタアドレスの１／２とする。

【００８７】次に、図６により、ベクタの第２の例のア
ドレスマップについて説明する。

【００８８】アドレス空間が１６Ｍバイトのみのマイク
ロコンピュータに適用して好適である。

【００８９】スタートアドレスは２４ビット（３バイ
ト）であるが、ベクタはロングワード（４バイト）単位
とする。これによって、ベクタアドレス生成回路を簡単
にすることができる。ベクタ番号を２ビットシフトする
だけでよい。

【００９０】ロングワードの内、下位３バイトにスター
トアドレスを格納し、上位１バイトは予約とされる。リ
セットベクタについては、上位１バイトにモード情報を
格納する。

【００９１】フローチャートにおいては０，１番地を２
回リードするようにする。１回目はモード情報のリード
であり、下位バイトは無視する。２回目はスタートアド
レスのリードであり、上位バイトは無視され、下位バイ
トが、２，３番地の内容と併せてスタートアドレスとさ
れる。その他はマキシマムモードの動作と概略同様にす
る。

【００９２】モード情報は、ビット１５が無視される
（常に“１”と看做される）他は、図５と同様である。

【００９３】ベクタ長の選択がないので、モード情報と
スタートアドレスを同時にリードして、上位８ビットを
モード制御レジスタに格納し、下位２４ビットをスター
トアドレスとして使用するようにしてもよい。

【００９４】図５のマキシマムモードの６〜１１番地の
予約領域を有効に利用し、また、リセットベクタとその
他のベクタとの間の予約領域を無くして、メモリの利用
効率を向上することができる。

【００９５】次に、図７により、ベクタの第３の例のア
ドレスマップについて説明する。

【００９６】アドレス空間が６４ｋバイト未満、あるい
はスタートアドレスが１６ビット未満のマイクロコンピ
ュータに適用して好適である。アドレス空間が６４ｋバ
イト未満のマイクロコンピュータには、昭和６３年１２
月（株）日立製作所発行『日立８ビットシングルチップ
マイクロコンピュータ』第３版ｐｐ３６９−６４８など
がある。

【００９７】アドレス空間は１６ｋバイト、スタートア
ドレスは１２ビットとする。

【００９８】スタートアドレスは１４ビットであるが、
ベクタはワード（２バイト）単位とする。これによっ
て、ベクタアドレス生成回路を簡単にすることができ
る。ベクタ番号を１ビットシフトするだけでよい。

【００９９】ワードの内、下位側にスタートアドレスを
格納し、上位２ビットは予約とされる。リセットベクタ
については、上位２ビットにモード情報を格納する。

【０１００】ＣＰＵのアーキテクチャ上アドレス空間が
１６ｋバイトであるので、アドレス空間の選択は必要な
い。また、大規模なメモリを接続できないので、外部デ
ータバスも８ビット固定でよい。内蔵ＲＡＭ・内部Ｉ／
Ｏレジスタの配置の変更も必要ない。従って、割込優先
レベルの選択を最上位ビットで行うのみである。

【０１０１】フローチャートにおいては０，１番地を２
回リードするようにする。１回目はモード情報のリード
であり、下位バイトは無視する。２回目はスタートアド
レスのリードであり、上位バイトは無視され、下位バイ
トが、２，３番地の内容と併せてスタートアドレスとさ
れる。その他はミニマムモードの動作と概略同様にす
る。

【０１０２】ベクタ長の選択がないので、モード情報と
スタートアドレスを同時にリードして、上位２ビットを
モード制御レジスタに格納し、下位１２ビットをスター
トアドレスとして使用するようにしてもよい。

【０１０３】その他のベクタの上位２ビットは無視され
る。

【０１０４】なお、リセットベクタのみ１４ビット、そ
のほかのベクタは１６ビットなどとしてもよい。

【０１０５】アドレスの配置は、０番地を先頭にしなく
てもよい。アドレス空間の最後のアドレスを最後にする
ように配置してもよい。

【０１０６】次に、図８により、モード制御回路の概略
について説明する。

【０１０７】システムコントローラの主要部であるモー
ド制御回路の概略ブロック図を示す。およびアドレス判
定回路の一部が示されている。

【０１０８】モード端子ＭＤ２〜０の入力とＣＰＵのモ
ード制御レジスタの出力ＭＣＲ１５〜９とによって、動
作モードは制御される。

【０１０９】たとえば、アドレス空間６４ｋバイト信号
は、モード１のとき、または、モード６もしくはモード
７でモード制御ビット１５，ビット１４、すなわちＭＣ
Ｒ１５，ＭＣＲ１４がいずれも“０”のとき活性状態に
なり、たとえば、ＩＯＰ１の動作が相違される。

【０１１０】また、ＲＯＭ１６ｋバイト信号は、モード
制御ビット１０、すなわちＭＣＲ１０である。ＲＯＭ１
６ｋバイト信号が活性状態のとき、アドレスをアドレス
デコードした結果、Ｈ’０〜Ｈ’３ＦＦＦであるとき
に、ＲＯＭ選択信号が活性状態になり、ＲＯＭのアクセ
スが行われる。このとき、Ｈ’４０００〜Ｈ’７ＦＦＦ
のＲＯＭは無効になる。ＲＯＭ１６ｋバイト信号が非活
性状態のとき、アドレスをアドレスデコードした結果、
Ｈ’０〜Ｈ’７ＦＦＦであるときに、ＲＯＭ選択信号が
活性状態になり、ＲＯＭのアクセスが行われる。

【０１１１】次に、図９により、モード制御レジスタの
変形例について説明する。

【０１１２】モード制御レジスタは、ＣＰＵ内部ではな
く、特に制限はされないものの、システムコントローラ
に配置される。

【０１１３】モード制御レジスタはフリップフロップ回
路で構成され、図９には、代表的に１ビット分が示され
ている。それぞれのビットが所定のデータバスのビット
に接続されている。フリップフロップの入力は内部デー
タバスであり、クロックはＣＰＵから与えられる専用の
ＭＣＲラッチ信号である。出力はモード制御回路または
ＣＰＵに与えられる。また、クロックドバッファＣＢＦ
を介してデータバスに出力される。

【０１１４】フリップフロップはリセット状態で、制御
信号に従ってクリアまたはセットされる。この制御信号
はモード端子ＭＤ０〜２、すなわち動作モードによって
指定される。制御信号はビット毎に異なった信号とされ
る。たとえば、モード１では、ビット１５，ビット１４
がいずれも“０”にクリアされ、アドレス空間６４ｋバ
イトが指定される。モード２，３ではビット１５が
“０”にクリア、ビット１４が“１”にセットされ、ア
ドレス空間１Ｍバイトが指定される。モード４，５では
ビット１５が“１”にセットされ、アドレス空間１６Ｍ
バイトが指定される。ビット１５，ビット１４のそのほ
かの場合は、特に制限はされないものの、“０”にクリ
アされる。

【０１１５】かかるレジスタは、通常のライト信号は与
えられず、ソフトウェアではライトできない。一方、リ
ードはソフトウェアで行うことができる。クロックドバ
ッファＣＢＦのクロックはアンドゲートＡＮＤの出力と
され、アンドゲートＡＮＤの入力は、テストモード信
号、ＭＣＲ選択信号および内部リード信号である。ＭＣ
Ｒ選択信号は、アドレスをデコードして生成され、ＭＣ
Ｒが存在するアドレスが選択されたときに活性状態にな
る。すなわち、テストモードでＭＣＲのアドレスをリー
ドしたときのみ、モード制御ビットの内容が読み出され
る。

【０１１６】テストモード信号は、動作モード制御端子
に従ってＳＹＳＣ内で生成される。前記の通り、モード
φを選択するとテストモードとなり、テストモード信号
が活性状態になる。

【０１１７】特に、テストの容易化に有効である。モー
ド制御レジスタの機能、少なくともリセット機能やラッ
チ機能を動作モードの内容で判定することなく、レジス
タをリードすることによって判定できるためである。テ
ストモード以外でもリード可能にしてもよい。

【０１１８】次に、図１０により、リセット例外処理の
変形例のフローについて説明する。

【０１１９】これは、図９のモード制御レジスタの変形
例に対応する。

【０１２０】ＣＰＵがリセット例外処理を開始すると、
ステップＳ１で、前記同様に、モード情報のリードを要
求する。割込コントローラから与えられるベクタ番号に
基づき、ベクタアドレス生成器が生成したベクタアドレ
スをＡバス経由でアドレスバッファに転送する。

【０１２１】ステップＳ２でリードをワードサイズで開
始する。

【０１２２】ウェイトが要求されれば待機状態になる。

【０１２３】ステップＳ３で前記と相違して、モード制
御レジスタにラッチ信号を与えて、リードした内容をモ
ード制御レジスタに格納させる。

【０１２４】リードを要求し、ベクタ番号に基づき、ベ
クタアドレス生成器が生成したベクタアドレスをＡバス
経由でアドレスバッファに転送する。以下は前記同様で
ある。

【０１２５】ミニマムモードではステップＳ５Ａ，ステ
ップＳ８Ａで、マキシマムモードではステップＳ５Ｂ〜
ステップＳ８Ｂで、スタートアドレスをリードする。

【０１２６】ステップＳ９以降で、スタートアドレスか
ら順次命令をリードする。ステップＳ１２で命令レジス
タの内容を命令デコーダに入力し、リセット例外処理は
終了する。

【０１２７】モードは、ユーザが設定するほか、製造者
が設定するものであってもよい。利用可能な内蔵ＲＯＭ
の容量などを設定することができる。

【０１２８】たとえば、内蔵ＲＯＭ容量の異なる２つの
マイクロコンピュータが存在する場合であって、ＲＯＭ
をマスクＲＯＭとしたマイクロコンピュータを２種類
と、ＲＯＭをＰＲＯＭとしたマイクロコンピュータを１
種類用意することが効率的であることが、たとえば、特
願平４−２０７３５３号または特願平４−２９６４８８
号に記載されている。このような１種類のＰＲＯＭ内蔵
マイクロコンピュータで種類のＲＯＭ容量に対応させる
場合、いずれのＲＯＭ容量とするかを製造者がＰＲＯＭ
に書込み、リセット例外処理でかかる情報を読み出し
て、これに基づき指定されたＲＯＭ容量として動作させ
ることができる。

【０１２９】かかるＲＯＭ容量情報の場合、リセット例
外処理時のみリードできるようにすれば都合がよい。あ
るいは、アドレス空間上に配置しないようにすればよ
い。ユーザにかかる情報を知らしめずに済むためであ
る。

【０１３０】さらに、製造者が設定する場合、ＰＲＯＭ
であることが望ましい。かかるモード情報は、マイクロ
コンピュータ内部に不揮発的に記憶しなければならない
が、マスクＲＯＭは製造工程で書込むために任意の場合
に設定することができない。また、設定してから当該の
マイクロコンピュータを入手するまでの時間が長い。こ
れに対して、ＰＲＯＭは完成後（半導体基板上に形成さ
れた状態またはこれをパッケージに封止した状態）に設
定できるので、設定してから当該マイクロコンピュータ
を入手するまでの時間が短く、種々の状況に対応し易
い。

【０１３１】次に、図１１により、本実施例のマイクロ
コンピュータに内蔵されるＰＲＯＭ（不揮発性記憶装
置）について説明する。

【０１３２】なお、ＰＲＯＭは、電気的に書込み可能な
ＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＰｒｏｇｒａ
ｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、ま
たは、電気的に書込み消去が可能なＥＥＰＲＯＭ（Ｅｌ
ｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅａｎｄＰ
ｒｏｇｒａｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏ
ｒｙ）またはフラッシュメモリとされる。

【０１３３】ＰＲＯＭは、メモリアレイ、アドレスデコ
ーダ（独立の制御回路）、出力回路からなる。メモリア
レイは記憶情報を格納し、アドレスデコーダの指示に基
づいて記憶情報を読み出し、出力回路を介して内部デー
タバスに出力する。アドレスデコーダはＣＰＵの出力す
るアドレス、アドレスをデコードしたＲＯＭ選択信号、
モード情報選択信号（専用の制御信号）に基づいてメモ
リアレイを選択する。出力回路は内部リード信号、モー
ド情報リード信号（専用の制御信号）に基づいてＰＲＯ
Ｍの記憶情報を内部データバスに出力する。

【０１３４】ＰＲＯＭは、ＣＰＵのアドレス空間上に存
在する部分と、アドレス空間上に存在しないモード情報
部分が存在する。アドレス空間上に存在する部分は、Ｒ
ＯＭ選択信号・内部リード信号がいずれも活性状態のと
き、アドレスに基づくアドレスデコーダの指定に従って
リードされる。モード情報部分は、モード情報選択信号
・モード情報リード信号が活性状態のとき、アドレスデ
コーダの指定に従ってリードされる。

【０１３５】かかるＰＲＯＭが、電気的に書込み消去が
可能な場合、モード情報は消去を禁止するようにすると
よい。モード情報を格納するＰＲＯＭ素子の、アドレス
デコーダによって制御されるワード線あるいはソース線
またはウェルを分離し、他のＰＲＯＭ素子と同時に消去
されないようにする。たとえば、モード情報を格納する
ＰＲＯＭ素子を制御するアドレスデコーダは、消去用の
高電圧を出力しないようにする。ＰＲＯＭの特定領域の
消去を禁止する方法は、たとえば、特開昭６３−３０３
４４７号公報などに記載されている。

【０１３６】次に、図１２により、リセット例外処理の
変形例のフローについて説明する。

【０１３７】これは、図１１のＰＲＯＭに対応する。

【０１３８】ＣＰＵがリセット例外処理を開始すると、
前記図３，図１０と相違して、ステップＳ２でモード情
報選択信号・モード情報リード信号を活性状態にして、
モード情報のリードを開始する。

【０１３９】ステップＳ３でモード制御レジスタにラッ
チ信号を与えて、リードした内容をモード制御レジスタ
に格納させる。

【０１４０】リードを要求し、ベクタ番号に基づき、ベ
クタアドレス生成器が生成したベクタアドレスをＡバス
経由でアドレスバッファに転送する。以下は前記同様で
ある。

【０１４１】ミニマムモードではステップＳ５Ａ，ステ
ップＳ８Ａで、マキシマムモードではステップＳ５Ｂ〜
ステップＳ８Ｂで、スタートアドレスをリードする。

【０１４２】ステップＳ９以降でスタートアドレスから
順次命令をリードする。ステップＳ１２で命令レジスタ
の内容を命令デコーダに入力し、リセット例外処理は終
了する。

【０１４３】かかるモード情報のリードは、ＣＰＵによ
るものの他、モード制御回路がリードしてもよい。

【０１４４】次に、図１３により、モード制御回路に含
まれるモード情報リード制御回路について説明する。

【０１４５】内部リセット信号が直列に接続された４段
のフリップフロップＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４で
構成される。なお、内部リセット信号は、ＲＥＳ端子入
力をφ１で同期化した信号とされる。

【０１４６】モード情報選択信号は、ＦＦ４の出力と、
内部リセット信号の反転との論理積信号とされる。従っ
て、内部リセット信号が非活性状態になってから２ステ
ートの期間、モード情報選択信号は活性状態になる。

【０１４７】モード情報リード信号は、ＦＦ３の出力
と、ＦＦ１の出力の反転との論理積信号とされる。従っ
て、モード情報選択信号は、モード情報選択に対し、１
／２ステート遅れて活性状態になり、１／２ステート早
く非活性状態になる。

【０１４８】ＭＣＲラッチ信号は、モード情報リード信
号とφ１との論理積信号とされる。

【０１４９】前記の通り、モード情報リード信号および
モード情報選択信号が活性状態になると、ＰＲＯＭから
モード情報が読み出されモード制御レジスタにラッチさ
れる。

【０１５０】このとき、ＣＰＵのリセット例外処理動作
は、図１２のフローチャートに対し、ステップＳ２・ス
テップＳ３を待機状態にするようにすればよい。

【０１５１】上記実施例によれば、以下の作用効果を得
ることができる。

【０１５２】(1).モード端子による設定を、動作開始後
の状態あるいはベクタのリード方法のみに限定すること
により、モード端子の本数を最低限にし有効な端子を減
少させることがない。

【０１５３】(2).リセット例外処理によって、ハードウ
ェアによって読み込んだモード情報を自動的に設定する
ことにより、ソフトウェアの負担を無くすことができ
る。ソフトウェアによる初期設定の時間を無くし、実際
の動作を開始するまでの時間を短縮できる。

【０１５４】(3).モード情報を、ソフトウェアで書き換
え不可能なレジスタに設定することにより、誤って書き
換えてしまうことを防止できる。リードのみを可能にす
ることによりテストの容易化を実現できる。

【０１５５】(4).リセット状態での端子状態・ベクタリ
ード時の端子機能をモード端子で設定することにより、
外部にプルアップ抵抗などの回路を付加する必要がな
い。システムの小型化を実現できる。

【０１５６】(5).モード情報を、スタートアドレスのリ
ードに先だってリードすることにより、スタートアドレ
スのビット数を２種類以上（ミニマムモード／マキシマ
ムモード）有するものであっても、かかる選択を、モー
ド端子によることなく、モード情報に含めて指定するこ
とができる。

【０１５７】(6).スタートアドレスのビット長が、単位
データ長（バイトまたはワード）の整数倍ではない場
合、整数倍に不足するビット数にモード情報を配置する
ことによってメモリの利用効率を向上することができ
る。また、リセット例外処理動作のステップ数を増加さ
せることがない。

【０１５８】(7).モード情報で、たとえば内蔵ＲＯＭ容
量などを指定し、これを製造者が指定することによって
多種多様（ＲＯＭ容量が異なるなど）のマイクロコンピ
ュータを即座に提供することができる。専用のリード信
号を用いたりして、かかるモード情報をアドレス空間に
存在しないようにすることによって、ユーザにかかる内
部的な情報を知らしめることがない。

【０１５９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【０１６０】たとえば、モード制御の対象は変更可能で
ある。ＲＡＭや内部Ｉ／Ｏレジスタのアドレスを変更し
たりする信号を生成することができる。一部の機能ブロ
ックの動作を禁止したり、変更したりする信号を生成す
ることもできる。システムクロックを分周する機能を有
するものにあっては、かかる分周比を指定する信号を生
成することもできる。

【０１６１】モード制御レジスタあるいはベクタの構成
の詳細は種々変更が可能である。たとえば、モード制御
レジスタはＣＰＵ内部に設けたり、システムコントロー
ラ内部に設けリードサイクルのみで設定するほか、一
旦、ベクタとしてＣＰＵがリードした後、ライト動作を
行って設定してもよい。この場合、リセット例外処理で
のみライト可能にすれば都合がよい。ベクタは例外処理
のベクタとは無関係のアドレスに設定してもよい。アド
レス空間上の任意のアドレスでよい。但し、ＲＯＭのア
ドレスとすることができるようにすると都合がよい。プ
ログラムの作成と同時に、モード情報を設定することが
できるためである。

【０１６２】モード情報のビット数、ベクタのビット数
が種々変更可能であることは言うまでもない。

【０１６３】モード制御レジスタ・モード制御回路の具
体的な回路構成も種々変更が可能である。シングルチッ
プマイクロコンピュータのその他の機能ブロックについ
ても何等制約されない。

【０１６４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップマイクロコンピュータに適用した場合について
説明したが、それに限定されるものではなく、その他の
データ処理装置にも適用可能であり、本発明は少なくと
も、複数の動作モードを選択して動作するデータ処理装
置に適用することができる。

【０１６５】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【０１６６】(1).複数の動作モードを持ち、動作モード
制御端子と中央処理装置とを有することにより、データ
処理装置の動作開始後のハードウェア的な初期化動作に
おいて、動作モード情報を自動的に読み込み、かかる動
作モード情報を内部のレジスタ手段に自動的に設定し、
動作モード情報の読み込みに関する情報は動作モード制
御端子で設定し、また前記レジスタ手段はソフトウェア
で書き換えられないようにすることができるので、モー
ド端子を増加することなく他種類の動作モードを実現す
ることが可能となる。

【０１６７】(2).前記(1) により、レジスタ手段の設定
に要する時間を短縮することができるので、実際の動作
を開始するまでの時間を短縮することが可能となる。

【０１６８】(3).前記(1) により、動作モード情報を保
持するレジスタ手段を書き換え不可能にすることができ
るので、誤って書き換えてしまうことを防止することが
可能となる。

【０１６９】(4).複数の動作モードを持ち、動作モード
制御端子と電気的に書込み消去可能な不揮発性記憶装置
とを有することにより、データ処理装置の動作開始直後
に不揮発性記憶装置から動作モード情報を読み込むこと
ができるので、前記(1) 〜(3)と同様に、モード端子を
増加することなく他種類の動作モードを実現し、実際の
動作を開始するまでの時間を短縮し、さらに誤って書き
換えてしまうことを防止することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例であるデータ処理装置の一例
であるマイクロコンピュータを示すブロック図である。

【図２】本実施例におけるＣＰＵの概略ブロック図であ
る。

【図３】本実施例におけるマイクロコンピュータのリセ
ット動作を示すフローチャートである。

【図４】本実施例における動作モードの一覧を示す説明
図である。

【図５】本実施例におけるベクタの第１の例のアドレス
マップを示す説明図である。

【図６】本実施例におけるベクタの第２の例のアドレス
マップを示す説明図である。

【図７】本実施例におけるベクタの第３の例のアドレス
マップを示す説明図である。

【図８】本実施例における動作モード制御回路の一例を
示すブロック図である。

【図９】本実施例におけるモード制御レジスタの変形例
を示すブロック図である。

【図１０】本実施例におけるマイクロコンピュータのリ
セット動作の第１の変形例を示すフローチャートであ
る。

【図１１】本実施例に用いられるＰＲＯＭのブロック図
である。

【図１２】本実施例におけるマイクロコンピュータのリ
セット動作の第２の変形例を示すフローチャートであ
る。

【図１３】本実施例におけるモード情報リード制御回路
の一例を示すブロック図である。

【符号の説明】ＣＰＵ中央処理装置ＳＹＳＣシステムコントローラ（動作モード設定手
段）ＩＮＴ割込コントローラＲＯＭリードオンリメモリＲＡＭランダムアクセスメモリＳＣＩシリアルコミュニケーションインタフェースＩＯＰ１〜８入出力ポートＣＰＧクロック発振器Ｖｓｓグランドレベル端子Ｖｃｃ電源電圧レベル端子ＲＥＳリセット端子ＳＴＢＹスタンバイ端子ＭＤ０〜２モード端子（動作モード制御端子）ＥＸＴＡＬ，ＸＴＡＬクロック入力端子 φ１，φ２システムクロックＩＲ命令レジスタＣＯＮＴ命令デコーダ・制御回路ＤＢＷライトデータバッファＤＢＲリードデータバッファＡＬＵ演算器Ｒ０〜７汎用レジスタＰＣプログラムカウンタＣＣＲコンディションコードレジスタＭＣＲモード制御レジスタ（レジスタ手段）ＶＡＧベクタアドレス生成器ＭＡＢメモリアドレスバッファＣＢＦクロックドバッファＡＮＤアンドゲートＰＲＯＭプログラマブルリードオンリメモリ（不揮発
性記憶装置）ＦＦ１〜４フリップフロップ

Claims

【特許請求の範囲】

【請求項１】複数の動作モードを持ち、動作モード制
御端子と中央処理装置とを有するデータ処理装置であっ
て、前記中央処理装置は動作開始直後に動作モード情報
を読み込み、前記動作モード情報と、前記動作モード制
御端子との状態によって、前記動作モードが制御される
ことを特徴とするデータ処理装置。
【請求項２】請求項１記載のデータ処理装置であっ
て、前記動作モードは、前記データ処理装置のアドレス
空間、データバス幅、内蔵する記憶装置の容量、割込優
先レベルの少なくとも１つの条件を選択的に切り替える
ことを特徴とするデータ処理装置。
【請求項３】請求項１または２記載のデータ処理装置
であって、前記動作モード制御端子は、前記動作モード
情報を読み込むための情報を指定することを特徴とする
データ処理装置。
【請求項４】請求項１、２または３記載のデータ処理
装置であって、レジスタ手段を有し、前記動作モード情
報を前記レジスタ手段に格納するものであって、前記レ
ジスタ手段は、前記中央処理装置の命令による書き換え
が禁止されていることを特徴とするデータ処理装置。
【請求項５】請求項４記載のデータ処理装置であっ
て、テストモード設定手段を有し、前記テストモード設
定手段がテストモードを指示したときに、前記レジスタ
手段を読み込むことができることを特徴とするデータ処
理装置。
【請求項６】複数の動作モードを持ち、動作モード制
御端子と電気的に書込み消去可能な不揮発性記憶装置と
を有するデータ処理装置であって、前記データ処理装置
は動作開始直後に前記不揮発性記憶装置から動作モード
情報を読み込み、前記動作モード情報と、前記動作モー
ド制御端子との状態によって、前記動作モードが制御さ
れることを特徴とするデータ処理装置。
【請求項７】請求項６記載のデータ処理装置であっ
て、前記不揮発性記憶装置に格納される動作モード情報
は、データ処理装置のアドレス空間に存在しないことを
特徴とするデータ処理装置。
【請求項８】請求項７記載のデータ処理装置であっ
て、前記不揮発性記憶装置に格納される動作モード情報
は、専用の制御信号の制御によって読み込まれることを
特徴とするデータ処理装置。
【請求項９】請求項６、７または８記載のデータ処理
装置であって、中央処理装置を有し、前記中央処理装置
が動作開始直後に、前記不揮発性記憶装置動作から前記
動作モード情報を読み込むことを特徴とするデータ処理
装置。
【請求項１０】請求項６、７または８記載のデータ処
理装置であって、動作モード設定手段を有し、前記動作
モード設定手段が動作開始直後に、前記不揮発性記憶装
置動作から前記動作モード情報を読み込むことを特徴と
するデータ処理装置。
【請求項１１】請求項６、７、８、９または１０記載
のデータ処理装置であって、前記動作モード情報は、前
記電気的に書込み消去可能な不揮発性記憶装置の容量、
一部アドレスのアクセスの禁止、一部または全部のアド
レスの変更の少なくとも１つの条件を選択的に切り替え
ることを特徴とするデータ処理装置。
【請求項１２】請求項６、７、８、９、１０または１
１記載のデータ処理装置であって、前記電気的に書込み
消去可能な不揮発性記憶装置は、電気的に消去可能であ
って、前記電気的に書込み消去可能な不揮発性記憶装置
の、前記動作モード情報を格納する部分とその他の部分
とが、独立の制御回路によって制御され、前記制御回路
は、前記動作モード情報を格納する部分に、消去用の電
圧を阻止するものであることを特徴とするデータ処理装
置。