JPH04182748A - メモリダンプ装置 - Google Patents
メモリダンプ装置Info
- Publication number
- JPH04182748A JPH04182748A JP2311834A JP31183490A JPH04182748A JP H04182748 A JPH04182748 A JP H04182748A JP 2311834 A JP2311834 A JP 2311834A JP 31183490 A JP31183490 A JP 31183490A JP H04182748 A JPH04182748 A JP H04182748A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- control circuit
- processing unit
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コンピュータシステムのメモリダンプ装置に
関する。
関する。
従来、コンピュータの主記憶装置の内容をダンプする方
法としては、コンピュータシステムに接続されているフ
ロッピィディスク装置やカートリッジ磁気テープ装置等
に主記憶装置の内容をダンプしていた。
法としては、コンピュータシステムに接続されているフ
ロッピィディスク装置やカートリッジ磁気テープ装置等
に主記憶装置の内容をダンプしていた。
上述した従来のメモリダンプは、フロッピィディスクや
カートリッジ磁気テープ、に主記憶装置の内容をタンプ
する為、主言己憶装置の容量が増大するにつれ、メモリ
ダンプを採るのに長時間コンピュータシステムを停止さ
せなければならないという欠点があった。
カートリッジ磁気テープ、に主記憶装置の内容をタンプ
する為、主言己憶装置の容量が増大するにつれ、メモリ
ダンプを採るのに長時間コンピュータシステムを停止さ
せなければならないという欠点があった。
本発明のメモリダンプ装置は、主記憶と同じ容量の不揮
発性メモリと、中央処理装置からの指令により主記憶装
置の先頭アドレスから最終アドレスまで順次データを読
み出し不揮発性メモリの先頭ア主レスから最終アドレス
まで順次データを格納する読取制御回路と、中央処理装
置がらの指令により不揮発性メモリの指定アドレスの内
容を主記憶装置の指定アドレスへ指定サイズ分だけ格納
する書込制御回路を有し、中央処理装置のバスに着脱可
能な機構を有することを特徴とする。
発性メモリと、中央処理装置からの指令により主記憶装
置の先頭アドレスから最終アドレスまで順次データを読
み出し不揮発性メモリの先頭ア主レスから最終アドレス
まで順次データを格納する読取制御回路と、中央処理装
置がらの指令により不揮発性メモリの指定アドレスの内
容を主記憶装置の指定アドレスへ指定サイズ分だけ格納
する書込制御回路を有し、中央処理装置のバスに着脱可
能な機構を有することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。１は主
記憶装置、２は中央処理装置、３はメモリダンプ装置で
ある。不揮発性メモリ４は、主記憶装置１がら読み出し
な内容を記憶するためのメモリであり、主記憶装置１と
同じ容量を持っている。読取制御回路６は、主記憶装置
１がら順次データを読み出し、不揮発性メモリへ順次デ
ータを格納する為の制御回路である。書込制御回路５は
、指定されたアドレスの位置がら不揮発性メモリの内容
を順次読み比し、主記憶装置の指定されたアドレスへ順
次データを書き込む為の制御回路である。
記憶装置、２は中央処理装置、３はメモリダンプ装置で
ある。不揮発性メモリ４は、主記憶装置１がら読み出し
な内容を記憶するためのメモリであり、主記憶装置１と
同じ容量を持っている。読取制御回路６は、主記憶装置
１がら順次データを読み出し、不揮発性メモリへ順次デ
ータを格納する為の制御回路である。書込制御回路５は
、指定されたアドレスの位置がら不揮発性メモリの内容
を順次読み比し、主記憶装置の指定されたアドレスへ順
次データを書き込む為の制御回路である。
メモリダンプの動作について説明する。中央処理装置２
からの読取コマンド信号２０２かセットされることによ
り読取制御回路６が動作を開始する。この時、読取制御
回路内のアドレスカウンタにゼロをセットし、レングス
カウンタにメモリサイズをセットする。読取制御回路６
は、アドレスバス１０１にアドレスカウンタをセットし
、信号線２０４をセットし、主記憶装置１よりデータを
読み出し、信号線２０３をセットし、不揮発性メモリへ
データを書き込む。次にアドレスカウンタをプラス１し
レングスカウンタをマイナス１し、レングスカウンタが
ゼロになるまでこれをくり返す。
からの読取コマンド信号２０２かセットされることによ
り読取制御回路６が動作を開始する。この時、読取制御
回路内のアドレスカウンタにゼロをセットし、レングス
カウンタにメモリサイズをセットする。読取制御回路６
は、アドレスバス１０１にアドレスカウンタをセットし
、信号線２０４をセットし、主記憶装置１よりデータを
読み出し、信号線２０３をセットし、不揮発性メモリへ
データを書き込む。次にアドレスカウンタをプラス１し
レングスカウンタをマイナス１し、レングスカウンタが
ゼロになるまでこれをくり返す。
不揮発性メモリに格納されたメモリダンプ内容を読み出
す動作について説明する。書込制御回路５に対し、中央
処理装置２より不揮発性メモリからの読み出しアドレス
と、主記憶装置への書き込みアドレスを各アドレスカウ
ンタにセットし、書き込みデータ長をレングスカウンタ
にセットした後に、書込コマンド信号２０１をセットす
ることにより書込制御回路５が動作を開始する。書込制
御回路５は、アドレスバス１０１に不揮発性メモリから
の読み出しアドレスをセットし、アドレスバス１０３に
対し主記憶装置１への書き込みアドレスをセットし信号
線２０４と２０３により不揮発性メモリからデータを読
み出し主記憶装置へデータを書き込む。次に、各アドレ
スカウンタをプラス１し、レグスカウンタからマイナス
１し、レングスカウンタがゼロになるまでこれをくり返
す。
す動作について説明する。書込制御回路５に対し、中央
処理装置２より不揮発性メモリからの読み出しアドレス
と、主記憶装置への書き込みアドレスを各アドレスカウ
ンタにセットし、書き込みデータ長をレングスカウンタ
にセットした後に、書込コマンド信号２０１をセットす
ることにより書込制御回路５が動作を開始する。書込制
御回路５は、アドレスバス１０１に不揮発性メモリから
の読み出しアドレスをセットし、アドレスバス１０３に
対し主記憶装置１への書き込みアドレスをセットし信号
線２０４と２０３により不揮発性メモリからデータを読
み出し主記憶装置へデータを書き込む。次に、各アドレ
スカウンタをプラス１し、レグスカウンタからマイナス
１し、レングスカウンタがゼロになるまでこれをくり返
す。
以上説明したように本発明は、主記憶装置の内容を不揮
発性メモリダンプすることにより高速ダンプを可能とす
る。
発性メモリダンプすることにより高速ダンプを可能とす
る。
第１図は本発明の一実施例の構成図である。
ｌ・・・主記憶装置、２・・・中央処理装置、３・・・
メモリダンプ装置、４・・・不揮発性メモリ、５・・・
書込制御回路、６・・・読取制御回路、１０１，１０３
・・・アドレスバス、１０２・・・データバス、２０１
・・・書込コマンド信号、２０２・・・読取コマンド信
号、２０３・・・不揮発性メモリリート／ライト信号、
２０４・・・主記憶装置リード／ライト信号。
メモリダンプ装置、４・・・不揮発性メモリ、５・・・
書込制御回路、６・・・読取制御回路、１０１，１０３
・・・アドレスバス、１０２・・・データバス、２０１
・・・書込コマンド信号、２０２・・・読取コマンド信
号、２０３・・・不揮発性メモリリート／ライト信号、
２０４・・・主記憶装置リード／ライト信号。
Claims (1)
- 主記憶装置と同じ容量の不揮発性メモリと、中央処理
装置からの指令により前記主記憶装置の先頭アドレスか
ら最終アドレスまで順次データを読み出し前記不揮発性
メモリの先頭アドレスから最終アドレスまで順次データ
を格納する読取制御回路と、前記中央処理装置からの指
令により前記不揮発性メモリの指定アドレスの内容を前
記主記憶装置の指定アドレスへ指定サイズ分だけ格納す
る書込制御回路とを有し、前記中央処理装置のバスに着
脱可能な機構を有することを特徴とするメモリダンプ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311834A JPH04182748A (ja) | 1990-11-16 | 1990-11-16 | メモリダンプ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311834A JPH04182748A (ja) | 1990-11-16 | 1990-11-16 | メモリダンプ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04182748A true JPH04182748A (ja) | 1992-06-30 |
Family
ID=18021964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2311834A Pending JPH04182748A (ja) | 1990-11-16 | 1990-11-16 | メモリダンプ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04182748A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015015589A1 (ja) | 2013-07-31 | 2015-02-05 | 富士通株式会社 | 情報処理装置、メモリダンプ方法、およびメモリダンププログラム |
-
1990
- 1990-11-16 JP JP2311834A patent/JPH04182748A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015015589A1 (ja) | 2013-07-31 | 2015-02-05 | 富士通株式会社 | 情報処理装置、メモリダンプ方法、およびメモリダンププログラム |
| US10025670B2 (en) | 2013-07-31 | 2018-07-17 | Fujitsu Limited | Information processing apparatus, memory dump method, and storage medium |
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