JPH02289095A - メモリ書込み制御方法およびその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明はメモリ書込み制御方法およびその装置に関し
、さらに詳細にいえば、画像メモリを表示専用メモリと
描画専用メモリとに分割しておいて、描画メモリに対す
る描画速度を高速化する新規な方法および装置に関する
。

〈従来の技術、および発明が解決しようとする課題〉 グラフィックス表示装置においては少なくとも１画面分
の画像データを保持しておくための画像メモリが必要で
あり、−数的には、表示中に次の画像データを書替える
ことができるようにデュアル・プレーン構成が採用され
ているのであるから、著しく多数のメモリ・デバイス、
通常はダイナミック−ランダム拳アクセス舎メモリ（以
下、ＤＲＡＭと略称する）で画像メモリを構成しなけれ
ばならない。例えば、１画面が１２８０Ｘ１０２４画素
であり、ＤＲＡＭの容量が２５６にビットであれば、１
プレーン当り５個のＤＲＡＭが必要であり、１６７０万
色の表示を行なおうとすれば２４プレーンが必要になる
のであるから、ワーキング・プレーンを考慮しなくても
１２０個のＤＲＡＭが必要になる。また、画像メモリの
１プレーンが２ＫＸ　ＩＫになれば、１プレーン当り８
個のＤＲＡＭが、全体で１９２個のＤＲＡＭが必要にな
る。勿論、デュアル・プレーン構成であれば全体として
必要なりＲＡＭの個数が２倍になる。

したがって、基板全体に占めるＤＲＡＭの実装面積の割
合が大きくなり、グラフィックス表示装置が全体として
大型化してしまう。

最近では、ＤＲＡＭの集積度が向上し、１ＭビットのＤ
ＲＡＭが提供されるようになってきており、１Ｍビット
のＤＲＡＭを使用すれば、全体として必要なりＲＡＭの
個数をほぼ１／４に減少させることができる。しかし、
１回にアクセスできるビット数は２５６にビットのＤＲ
ＡＭも１ＭビットのＤＲＡＭも共に４ビツトであるから
、ＤＲＡＭの個数が減少すれば、画像メモリ全体として
みた場合においで１回に書込み可能なビット数が１／４
に減少してしまい、２５６にビットのＤＲＡＭで画像メ
モリを構成した場合にはデータ生成速度が例えば５０　
ｎ５ｅｃのＤＤＡを殆ど体１トさせることなく動作させ
ることができていたのに対して、１ＭビットのＤＲＡＭ
が画像メモリを構成した場合にはＤＤＡを休止させなけ
ればならない時間がかなり長くなるので、グラフィック
ス表示装置において最も重要視される表示速度が著しく
低下してしまうという問題がある。また、同一スキャン
・ライン上の多数の画素を高速にアクセスするための高
速ページ・モード、ページ・モード、スタティック・コ
ラム・モード等の高速アクセスが提案されているが、直
線補間演算器により連続的に生成される画素がスキャン
会ライン方向に連続しているという保証が全くなく、−
数的にはある程度の傾きを持っているのであるから、上
記高速アクセスの利点を十分には発揮させることができ
ず、この結果、表示速度の低下を殆ど補うことができな
い。このため、基板全体に占めるＤＲＡＭの実装面積の
割合が大きくなっても、２５６にビットのＤＲＡＭを用
いて画像メモリを構成している。

３次元グラフィックス表示装置において必須とされる奥
行きバッファ（以下、Ｚバッファと略称する）、断面表
示を行なわせる場合に必須とされるセクショニング・バ
ッファにおいても、同様に２５６にビットのＤＲＡＭを
用いている。尚、ここで断面表示とは、任意の３次元の
境界面により切断された３次元図形の内部状態を表示す
る方法であり、３次元図形の切断に用いる境界面の奥行
き値を一般的にセクショニング鎖と称し、その境界面の
奥行き値を格納するためのメモリを一般的にセクショニ
ング・バッファと称している。

〈発明の目的〉 この発明は上記の問題点に鑑みてなされたものであり、
内容を表示専用のフレーム・メモリに供給するための表
示機能を有していないメモリを大容量のメモリ・デバイ
スで構成した場合にも十分な書込み速度を達成すること
ができるメモリ書込み制御方法およびその装置を提供す
ることを目的としている。

く３題を解決するための手段〉 上記の目的を達成するための、この発明のメモリ書込み
制御方法は、表示機能を有していないメモリをｍ×ｎ　
（ｍ、ｎは自然数）の大きさの矩形小領域に分割し、矩
形小領域に同一のロー・アドレスを割当てておいて、割
当てられたロー・アドレスに基づいて矩形小領域内に対
する高速アクセスを行なう方法である。

上記の目的を達成するための、この発明のメモリ書込み
制御装置は、表示機能を有していないメモリを同一ロー
・アドレスが割当てられたｍ×ｎ（ｍ、ｎは自然数）の
大きさの矩形小領域に分割してあり、矩形小領域を指示
するためのロー・アドレスおよび矩形小領域内の各画素
を指示するためのコラム番アドレスを生成して矩形小領
域内に対する高速アクセスを行なう制御手段を有してい
る。

但し、表示機能を有していないメモリが複数個のメモリ
・デバイスで構成されているとともに、複数個のメモリ
・デバイスでメモリの１プレーンが構成されており、１
プレーンを構成するメモリ・デバイスの数と等しい個数
の書込み用ダブル・バッファ”・メモリを有していると
ともに、複数個の直線補間演算器を有しており、制御手
段が、アドレスの下位ビットに基づいてメモリ・デバイ
ス選択信号を生成するとともに、アドレスの残余のビッ
トに基づいてロー・アドレスおよびコラム・アドレスを
生成するものであることが好ましい。

他の発明のメモリ書込み制御方法は、内容を表示専用の
フレーム・メモリに供給するためのメモリ領域および隠
面処理のためのメモリ領域をＨし、かつ表示機能を有し
ていないメモリを設けておいて、このメモリをｍ×ｎ（
ｍ、ｎは自然数）の矩形小領域に分割するとともに、対
応する画素の両メモリ領域を割当て、矩形小領域に同一
のロー・アドレスを割当てておいて、割当てられたロー
・アドレスに基づいて矩形小領域内に対する高速アクセ
スを行なう方法である。

他の発明のメモリ書込み制御装置は、内容を表示専用の
フレーム−メモリに供給するためのメモリ領域および隠
面処理のためのメモリ領域を有し、かつ表示機能を有し
ていないメモリが同一ロー・アドレスが割当てられたｍ
×ｎ　（ｍ、ｎは自然数）の大きさの矩形小領域に分割
されてあり、矩形小領域を指示するためのロー・アドレ
スおよび矩形小領域内の各画素を指示するためのコラム
・アドレスを生成して矩形小領域内に対する高速アクセ
スを行なう制御手段を有している。

但°し、表示機能を自°していないメモリが複数個のメ
モリ・デバイスで構成されているとともに、複数個のメ
モリ・デバイスでメモリの１プレーンが構成されており
、１プレーンを構成するメモリ・デバイスの数と等しい
個数の書込み用ダブル・バッファ・メモリを有している
とともに、制御手段が、アドレスの下位ビットに基づい
てメモリ串デバイス選択信号を生成するとともに、アド
レスの残余のビットに基づいてロー・アドレスおよび下
位ビットがメモリ領域選択信号として割当てられたコラ
ム・アドレスを生成するものであることが好ましい。

さらに他の発明のメモリ書込み制御方法は、内容を表示
専用のフレーム会メモリに供給するためのメモリ領域お
よび隠面処理のためのメモリ領域を有し、かつ表示機能
を有していない描画専用メモリを設けておくとともに、
セクショニング値の１／２の桁分のビットを格納するバ
ッファ領域および残余の１／２の桁分のビットを格納す
るバッファ領域を有し、かつ描画専用メモリの１／２の
容量のセクショニング・バッファを設けておいて、描画
専用メモリおよびセクショニング・バッファをそれぞれ
ｍ×ｎ　（ｍ、ｎは自然数）の矩形小領域に分割すると
ともに、描画専用メモリの矩形小領域に対応する画素の
両メモリ領域を割当て、セクショニング・バッファの矩
形小領域に対応する画素の両バッファ領域を割当て、矩
形小領域に同一のロー・アドレスを割当てておいて、割
当てられたロー・アドレスに基づいて挿画専用メモリお
よびセクショニング・バッファの矩形小領域内に対する
高速アクセスを並行して行なう方法である。

さらに他の発明のメモリ書込み制御装置は、内容を表示
専用のフレーム・メモリに供給するためのメモリ領域お
よび隠面処理のためのメモリ領域を有し、かつ表示機能
を有していない描画専用メモリと、セクショニング値を
上位ビットと下位ビット或は偶数桁ビットと奇数桁ビッ
ト等ビットを１／２に区画して格納するセクショニング
・バッファとが同一ロー書アドレスが割当てられたｍ×
ｎ　（ｍ、ｎは自然数）の大きさの矩形小領域に分割さ
れてあり、矩形小領域を指示するためのロー・アドレス
および矩形小領域内の各画素を指示するためのコラム・
アドレスを生成して矩形小領域内に対する高速アクセス
を行なう描画専用メモリ用制御手段およびセクショニン
グ・バッファ用制御手段を有している。

但し、描画専用メモリおよびセクショニング・バッファ
がそれぞれ複数個のメモリφデバイスで構成されている
とともに、複数個のメモリ・デバイスで表示専用メモリ
の１プレーンおよびセクショニング・バッファの１プレ
ーンが構成されており、１プレーンを構成するメモリ・
デバイスの数と等しい個数の書込み用ダブル争バッファ
φメモリを有しているとともに、複数個の直線補間演算
器を有しており、描画専用メモリ用制御手段が、アドレ
スの下位ビットに基づいてメモリ・デバイス選択信号を
生成するとともに、アドレスの残余のビットに基づいて
ロー・アドレスおよび下位ビットがメモリ領域選択信号
として割当てられたコラム・アドレスを生成するもので
あり、セクショニング・バッファ用制御手段が、アドレ
スの下位ビットに基づいてメモリ・デバイス選択信号を
生成するとともに、アドレスの残余のビットに基づいて
ロー・アドレスおよび下位ビットがビット選択信号とし
て割当てられたコラム・アドレスを生成するものである
ことが好ましい。

く作用〉 第１の発明のメモリ書込み制御方法であれば、表示機能
を有していないメモリをｍ×ｎ　（ｍ、ｎは自然数）の
大きさの矩形小領域に分割し、矩形小領域に同一のロー
・アドレスを割当てておいて、割当てられたロー・アド
レスに基づいて矩形小領域内に対する高速アクセスを行
なうので、従来公知の画像メモリのように表示のための
データ転送による描画処理の中断がなく、しかも同一ロ
ー・アドレスが割当てられた矩形小領域内に対して高速
ページ・モード、ページ・モード、スタティック・コラ
ム・モード等による高速アクセスを行なうことができる
ので、描画すべき線分の傾きに拘らず直線補間演算器を
殆ど停止させることなく画素データの書込みが行なわれ
る。

この結果、メモリ・デバイスの大容量化に拘らずメモリ
に対する１画面分のデータの書込みを直線補間演算器の
速度とほぼ等しい速度で行なうことができ、１画面分の
データの書込みが完了した後は、表示専用のフレーム・
メモリに供給することにより可視的表示を行なうことが
できる。

第２の発明のメモリ書込み制御装置であれば、表示機能
を有していないメモリが同−ロー−アドレスが割当てら
れたｍ×ｎ　（ｍ、ｎは自然数）の大きさの矩形小領域
に分割されであるので、制御手段により、矩形小領域を
指示するためのロー・アドレスおよび矩形小領域内の各
画素を指示するためのコラム・アドレスを生成して矩形
小領域内に対する高速ページ・モード、ページ・モード
、スタティック・コラムφモード等による高速アクセス
を行なうことができる。したがって、描画すべき線分の
傾きに拘らず直線補間演算器を殆ど停止させることなく
画素データの書込みが行なわれる。

この結果、メモリ・デバイスの大容量化に拘らずメモリ
に対する１画面分のデータの書込みを直線補間演算器の
速度とほぼ等しい速度で行なうことができ、１画面分の
データの書込みが完了した後は、表示専用のフレーム・
メモリに供給することにより可視的表示を行なうことが
できる。

第３の発明のメモリ書込み制御装置であれば、複数個の
直線補間演算器から出力される画素データを対応する書
込み用ダブル・バッファ・メモリに一時的に保持させ、
制御手段により生成されたメモリ・デバイス選択信号に
より選択されたメモリ・デバイスに供給することができ
るので、高速アクセスのサイクル拳タイムよりも著しく
短い動作時間の直線補間演算器を動作中断を伴なうこと
なく動作させ、著しく高速のメモリ書込みを達成できる
。

第４の発明のメモリ書込み制御方法であれば、表示機能
を有していないメモリをｍ×ｎ　（ｍ、ｎは自然数）の
矩形小領域に分割するとともに、各矩形小領域に対応す
る画素の、内容を表示専用のフレーム・メモリに供給す
るためのメモリ領域および隠面処理のためのメモリ領域
を割当てておき、矩形小領域に同一のロー・アドレスを
割当てておいて、割当てられたローφアドレスに基づい
て矩形小領域内に対する高速アクセスを行なうので、従
来公知の画像メモリのように表示のためのデータ転送に
よる描画処理の中断がなく、しかも同一ロー・アドレス
が割当てられた矩形小領域内に対して高速ページ・モー
ド、ページ・モード、スタティック・コラム・モード等
による高速アクセスを行なうことができるので、描画す
べき線分の傾きに拘らず直線補間演算器を殆ど停止させ
ることなくデプス・バッファ・アルゴリズムに基づく隠
線処理および線分データの書込みが行なわれる。

この結果、メモリ・デバイスの大容量化に拘らずメモリ
に対する１画面分の隠面処理およびデータの書込みは、
バッファ２領域を１個のデバイス内にマツプする結果１
、全体としてのメモリ容量は代わらないが同時にアクセ
スできるデバイス数が２倍になるので、１つのメモリ・
デバイスのアクセス時間がほぼ２倍になっても、直線補
間演算器の速度とほぼ等しい速度で行なうことができる
。

そして、１画面分のデータの書込みが完了した後は、表
示専用のフレーム・メモリに供給することにより３次元
図形の可視的表示を行なうことができる。

第５の発明のメモリ書込み制御装置であれば、内容を表
示専用のフレーム・メモリに供給するためのメモリ領域
および隠面処理のためのメモリ領域を有し、かつ表示機
能を有していないメモリが同一ロー・アドレスが割当て
られたｍ×ｎ（ｍ。

ｎは自然数）の大きさの矩形小領域に分割されであるの
で、制御手段により、矩形小領域を指示するためのロー
・アドレスおよび矩形小領域内の各画素を指示するため
のコラム・アドレスを生成して矩形小領域内の両メモリ
領域に対する高速ページ・モード、ページ・モード、ス
タティック・コラム−モード等による高速アクセスを行
なうことができる。したがって、描画すべき線分の傾き
に拘らず直線補間演算器を殆ど停止させることなく隠線
処理および隠線処理後の線分データの書込みが行なわれ
る。

この結果、メモリ・デバイスの大容量化に拘らずメモリ
に対する１画面分のデータの隠面処理および書込みは、
バッファ２領域を１個のデバイス内にマツプする結果１
、全体としてのメモリ容量は代わらないが同時にアクセ
スできるデバイス数が２倍になるので、１つのメモリ・
デバイスのアクセス時間がほぼ２倍になっても、直線補
間演算器の速度とほぼ等しい速度で行なうことができる
。

そして、１画面分のデータの書込みが完了した後は、表
示専用のフレーム・メモリに供給することにより３次元
図形の可視的表示を行なうことができる。

第６の発明のメモリ書込み制御装置であれば、複数個の
直線補間演算器から出力される画素データを対応する書
込み用ダブル・バッファ・メモリに一時的に保持させ、
制御手段により生成されたメモリ・デバイス選択信号に
より選択されたメモリ・デバイスに供給することができ
るので、高速アクセスのサイクル・タイムよりも短い動
作時間の直線補間演算器を動作中断を伴なうことなく動
作させ、高速のメモリ書込みを達成できる。また、この
場合には、１プレーンに内容を表示専用のフレーム・メ
モリに供給するためのメモリ領域および隠面処理のため
のメモリ領域が割当てられている関係上、１プレーンを
構成するメモリ・デバイスの数が２倍になるので、−層
高速の書込みを達成できる。

第７の発明のメモリ書込み制御方法であれば、表示機能
をＨしていない描画専用メモリをｍ×ｎ（ｍ、ｎは自然
数）の矩形小領域に分割するとともに、各矩形小領域に
対応する画素の、内容を表示専用のフレーム・メモリに
供給するためのメモリ領域および隠面処理のためのメモ
リ領域を割当てておき、描画専用メモリの１／２の容量
のセクショニング・バッファをもｍ×ｎの矩形小領域に
分割するとともに、各矩形小領域に対応する画素の、セ
クショニング値の上位ビットを格納するバッファ領域お
よび下位ビットを格納するバッファ領域を割当てておき
、割当てられたロー・アドレスに基づいて描画専用メモ
リの矩形小領域内およびセクショニング・バッファの矩
形小領域内に対する高速アクセスを行なうので、従来公
知の画像メモリのように表示のためのデータ転送による
描画処理の中断がなく、しかも同一ロー・アドレスが割
当てられた矩形小領域内に対して高速ページ・モード、
ページ・モード、スタティック・コラム・モード等によ
る高速アクセスを行なうことができるので、描画すべき
線分の傾きに拘らず直線補間演算器を殆ど停止させるこ
となくデプス・バッファ・アルゴリズムに基づく隠線処
理、切断面処理および線分データの書込みが行なわれる
。

この結果、メモリ・デバイスの大容量化に拘らずメモリ
に対する１画面分の隠面処理およびデータの書込みは、
バッファ２領域を１個のデバイス内にマツプする結果１
、全体としてのメモリ容量は代わらないが同時にアクセ
スできるデバイス数が２倍になるので、１つのメモリ・
デバイスのアクセス時間がほぼ２倍になっても、直線補
間演算器の速度とほぼ等しい速度で行なうことができる
。

そして、並行して切断面処理を行なうことができ、１画
面分のデータの書込みが完了した後は、表示専用のフレ
ーム・メモリに供給することにより３次元図形の可視的
切断表示を行なうことができる。

第８の発明のメモリ書込み制御装置であれば、内容を表
示専用のフレーム・メモリに供給するためのメモリ領域
および隠面処理のためのメモリ領域を有し、かつ表示機
能を有していない描画専用メモリがｍ×ｎ　（ｍ、ｎは
自然数）の矩形小領域に分割されであるとともに、セク
ショニング値の上位ビットを格納するバッファ領域およ
び下位ビットを格納するバッファ領域を有し、かつ描画
専用メモリの１／２の容量のセクショニング・バッファ
がｍ×ｎの矩形小領域に分割されであるので、描画専用
メモリ用制御手段により、矩形小領域を指示するための
ロー・アドレスおよび矩形小領域内の各画素を指示する
ためのコラム・アドレスを生成して矩形小領域内の両メ
モリｔｈ域に対する高速ページ・モード、ページ・モー
ド、スタティック・コラム・モード等による高速アクセ
スを行なうことができるとともに、セクショニング・バ
ッファ用制御手段により、対応する矩形小領域を指示す
るためのロー・アドレスおよび矩形小領域内の各画素を
指示するためのコラム・アドレスを生成して矩形小領域
内の両バッファ領域に対する高速ページ・モード、ペー
ジ・モード、スタティック・コラム・モード等による高
速アクセスを行なうことができる。したがって、描画す
べき線分の傾きに拘らず直線補間演算器を殆ど停止させ
ることなくデプス・バッファ・アルゴリズムに基づく隠
線処理、切断面処理および線分データの書込みが行なわ
れる。

この結果、メモリ・デバイスの大容量化に拘らずメモリ
に対する１画面分の隠面処理およびデータの書込みは、
バッファ２領域を１個のデバイス内にマツプする結果１
、全体としてのメモリ容量は代わらないが同時にアクセ
スできるデバイス数が２倍になるので、１つのメモリー
デバイスのアクセス時間がほぼ２倍になっても、直線補
間演算器の速度とほぼ等しい速度で行なうことができる
。

そして、並行して切断面処理を行なうことができ、１画
面分のデータの書込みが完了した後は、表示専用のフレ
ーム・メモリに供給することにより３次元図形の可視的
切断表示を行なうことができる。

第９の発明のメモリ書込み制御装置であれば、複数個の
直線補間演算器から出力される画素データを対応する描
画専用メモリ書込み用ダブル・バッファ・メモリおよび
セクショニング・バッファ書込み用ダブル・バッファ・
メモリに一時的に保持させ、描画専用メモリ用制御手段
により生成されたメモリ・デバイス選択信号により選択
されたメモリ・デバイスに供給するとともに、セクショ
ニング・バッファ用制御手段により生成されたメモリ・
デバイス選択信号により選択されたメモリ・デバイスに
供給することができるので、高速アクセスのサイクル・
タイムよりも短い動作時間の直線補間演算器を動作中断
を伴なうことなく動作させ、高速のメモリ書込みを達成
できる。また、この場合には、描画専用メモリの１プレ
ーンに内容を１表示専用のフレーム拳メモリに供給する
ためのメモリ領域および隠面処理のためのメモリ領域が
割当てられているとともに、セクショニング・バッファ
の１プレーンにセクショニング値の上位ビットを格納す
るバッファ領域および下位ビットを格納するバッファ領
域が割当てられている関係上、セクショニング・バッフ
ァを構成するメモリ・デバイスの数を増加させることな
く１プレーンを構成するメモリ・デバイスの数を２倍に
できるので、−層高速のメモリ書込みを達成できる。

〈実施例〉 以下、実施例を示す添付図面によって詳細に説明する。

第６図はこの発明のメモリ書込み制御装置の一実施例を
組込んだグラフィックス表示装置を概略的に示すブロッ
ク図であり、Ｄ　Ｄ　Ａ　（１）から出力される画素デ
ータをダブル・バッファ・メモリ（２）に供給している
とともに、ダブル・バッファ・メモリ（２）から描画専
用メモリ（３）に対して保持データを供給している。そ
して、描画専用メモリ（３）の保持データを読出して表
示専用メモリ（５）に供給するためのインターフェース
回路（４）を有しているとともに、上記Ｄ　Ｄ　Ａ　（
１）から出力されるアドレスデータを人力として描画専
用メモリ（３）に対する高速アクセスを行なわせる制御
部（６）を有している。尚、（１０）は表示専用メモリ
（５）の内容に基づく可視的表示を行なうためのＣＲＴ
デイスプレィ装置である。

上記描画専用メモリ（３）および表示専用メモリ（５）
は、共に１２８０Ｘ　１０２４画素の画面サイズに対応
し、かつＲＧＢ１６７０万色の表示を行なうために、１
ＭビットのＤＲＡＭ　（２５６ＫＸ４ビツトのＤＲＡＭ
）２ｆｌＸｌで１プレーンを構成するとともに、全体を
２４プレーン構成としている。そして、上記表示専用メ
モリ（５）は、同一のスキャン・ラインに対して同一の
ロー・アドレスが割当てられており、上記描画専用メモ
リ（３）は、６４Ｘ６４画素の矩形小領域（３ａ）に対
して同一のロー・アドレス（スクリーン上のロー・アド
レスとは異なるロー・アドレスであり、詳細は後述する
）が割当てられている。

また、上記ダブル・バッファ・メモリ（２）として２Ｘ
４画素のダブル・バッファ・メモリが使用されている。

上記制御部（６）の構成は次のとおりである。

２０４８Ｘ１０２４画素のスクリーンにおいて画素アド
レスを定めるためには、ロー・アドレスをｙＯ〜ｙ９の
１０ビツトで定義し、コラム・アドレスをｘＯ〜ｘｌＯ
の１１ビツトで定義すればよい。即ち、このように定義
すれば、０〜１０２３のロー・アドレスが不都合なく定
められ、各ロー・アドレスに対応させてＯ〜２０４７の
コラム・アドレスが不都合なく定められる。したがって
、Ｄ　Ｄ　Ａ　（１）からはｙＯ〜ｙ９のロー・アドレ
スおよびｘＯ〜ｘｌＯのコラム・アドレスが出力される
。

このような情況の下において、上記制御部（６）は、Ｄ
　Ｄ　Ａ　（１）から出力されるロー・アドレスおよび
コラム・アドレスに基づいて、ｙ６〜ｙ９のビットおよ
びＸ６〜ｘｌＯのビットを複合させることにより新たな
ロー・アドレス（第３図Ａ参照）を生成し、ｙｌ−ｙ５
のビットおよびＸ２〜Ｘ５のビットを複合させることに
より新たなコラム・アドレス（第３図Ｂ参照）を生成し
、例えば高速ページ・モード・アクセスのためのアドレ
スとして描画専用メモリ（３）に供給する。尚、ｙ’０
．ｘｏ、ｘｌのビットが新たなアドレスに反映されてい
ないが、これらのビットはダブル・バッファ・メモリ（
２）に対する画素データ格納位置を示すアドレスデータ
として使用されれば十分だからである。

また、上記インターフェース回路（４）は、両メモリ（
３）　（５）のビット間口が等しい場合には何ら特別な
構成は必要でないが、ビット幅が異なる場合には、例え
ば、第４図に示す構成のインターフェース装置を使用す
ればよい。尚、第４図は３２ビツト間口のメモリ（５）
と８ビツト間口のメモリ（３）との間のインターフェー
ス部分を示している。

８ビツトのレジスタ（３１）　（３２）　（３３）　（
３４）とセレクタ（３５）　（３０）　（３７）　（３
８）とを直列に接続することにより、レジスタの内容を
セレクタを介して隣のレジスタにシフトさせるようにし
ている。そして、レジスタ（３４）からの出力データを
トライ・ステート・コントロール・バッファ（以下、単
に制御バッファと略称する）　（３９）の出力用端子に
供給しているとともに、制御バッフｙ　（３９）の入力
用端子からの読出しデータをセレクタ（３５）に供給し
ている。

さらに、入出力端子がメモリ（５）と接続された制御バ
ッファ（４０）の入力用端子から出力されるデータを８
ビツトずつに分割してそれぞれセレクタ（３５）（３６
）　（３７）　（３Ｂ）に供給しているとともに、レジ
スタ（３１）　（３２）　（３３）　（３４）から出力
される８ビツトのデータを同時に並列化して出力用端子
に供給している。

尚、上記全てのセレクタには同一の制御信号が供給され
、制御バッファ（４０）からのデータをレジスタに供給
し得る状態と供給し得ない状態とを選択する。また、上
記全てのレジスタには同一のタイミング信号が供給され
、データ・シフトまたはデータ外部出力のためのデータ
出力を同時に行なう。

したがって、仮にメモリ（５）から３２ビツト幅のデー
タが供給された場合には、８ビツトずつのデ−夕・ブロ
ックに分割してそれぞれレジスタ（３１）（３２）　（
３３）　（３４）に保持させ、次いで、レジスタの内容
を順次シフトさせることにより、メモリ（３）に対して
８ビツトずつ供給することができる。

逆に、メモリ（３）からデータを読出す場合には、８ビ
ツトずつの読出しデータをレジスタに格納するとともに
、レジスタの内容をシフトさせ、全てのレジスタにデー
タ・ブロックが保持された状態においてデーターシフト
を行なわせないようにセレクタを制御して全てのレジス
タの内容を出力することにより３２ビット幅のデータと
してメモリ（５）に出力することができる。

但し、データの転送方向は描画専用メモリ（３）から表
示専用メモリ（５）の方向に定められているのであるか
ら、描画専用メモリ口）に対しては読出し動作のみ、表
示専用メモリ（５）に対しては書込み動作のみを行なわ
せればよい。また、描画専用メモリ（３）と表示専用メ
モリ（５）との間においてプロセッサ等が介在する場合
には、データ・バスと各メモリとの間に上記の構成のイ
ンターフェース装置を介在させればよい。

上記の構成のグラフィックス表示装置の動作は次のとお
りである。

スキャン・ライン方向に連続する画素データがＤ　Ｄ　
Ａ　（１）から順次生成されている状態においては、ｙ
Ｏ−ｙ９の値が変化せず、ＸＯ〜ｘｌＯの値が順次変化
するのであるから、ｘＯ〜ｘｌｏの値が変化しない範囲
においては制御部（６）から出力されるロー・アドレス
が変化しない。したがって、この範囲内において高速ペ
ージ・モード・アクセス（コラム・アドレスのみを変更
するアクセス）によりダブル・バッファ・メモリ（２）
に保持されている４画素分の画素データを約１２０　ｎ
５ｅｃのサイクル・タイムで書込むことができる。その
後は、ｘ６〜ｘｌＯの値が変化する毎にロー・アドレス
が変化するのでロー・アドレスが変化した直後のサイク
ル・タイムが長くなるが、十分に長い線分の描画を行な
う場合についてみれば、６４画素分の書込みに対して１
回サイクル・タイムが長い書込みが発生するだけである
から、全体として画素データ書込みのサイクル・タイム
を短くすることができる。

スキャン・ラインに対して所定角度傾斜した方向に連続
する画素データがＤ　Ｄ　Ａ　（１）から順次生成され
る状態においては、ｙＯ−ｙ９の値およびｘＯ〜ｘｌＯ
の値が共に順次変化するのであるが、ｙ６〜ｙ９．ｘＢ
〜ｘｌＯの値が変化しない範囲においては制御部（６）
から出力されるロー・アドレスが変化しない。したがっ
て、この範囲内において高速ページ・モード・アクセス
によりダブル・バッファ・メモリ（２）に保持されてい
る少なくとも２画素分の画素データを約１２０　ｎ５ｅ
ｃのサイクル・タイムで書込むことができる。その後は
、ｙ６〜ｙ９．ｘ８〜ｘｌＯの値が変化する毎にロー・
アドレスが変化するのでロー・アドレスが変化した直後
のサイクル会タイムが長くなるが、十分に長い線分の描
画を行なう場合についてみれば、６４画素分の書込みに
対して１回サイクル・タイムが長い書込みが発生するだ
けであるから、全体として画素データ書込みのサイクル
・タイムを短くすることができる。

スキャン・ラインに直角な方向に連続する画素データが
Ｄ　Ｄ　Ａ　（１）から順次生成される状態においては
、ｙＯ〜ｙ９の値が順次変化するのであるが、ｙ６〜ｙ
９の値が変化しない範囲においては制御部（６）から出
力されるロー・アドレスが変化しない。

したがって、この範囲内において高速ページ・モード・
アクセスによりダブル・バッファ・メモリ（２）に保持
されている２画素分の画素データを約１２０　ｎ５ｅｃ
のサイクル・タイムで書込むことができる。その後は、
ｙａ−ｙ９の値が変化する毎にロー・アドレスが変化す
るのでロー・アドレスが変化した直後のサイクルφタイ
ムが長くなるが、十分に長い線分の描画を行なう場合に
ついてみれば、６４画素分の書込みに対して１回サイク
ル・タイムが長い書込みが発生するだけであるから、全
体として画素データ書込みのサイクル・タイムを短くす
ることができる。

即ち、単にスキャン・ライン方向に連続する画素データ
を順次書込む場合であれば、従来公知のように、スクリ
ーン座標に基づいてロー・アドレスおよびコラム・アド
レスを設定しておく方が全体としての画素データ書込み
所要時間を短くすることができるが、スキャン・ライン
に対して少しでも傾いた線分の描画を行なう場合には、
高速ベージ・モード・アクセスが殆ど機能しないことに
なるので画素データ書込み速度が著しく低下してしまう
。また、ダブル・バッファ・メモリ（２）の個数を増加
させることも、１プレーン当り２個の１ＭビットＤＲＡ
Ｍで構成しである関係上、不可能である。

これに対して上記実施例では、スキャン・ライン方向に
連続する画素データを書込む場合の速度が従来方法と比
較しである程度遅くなるが、描画すべき線分がスキャン
・ラインに対して傾いているか否かに拘らず同じ書込み
速度を達成することができる。但し、スキャン・ライン
方向の描画速度についても、上記実施例ではＤ　Ｄ　Ａ
　（１）を著しく高速に連続動作させることができるの
であるから、実際上は現時点で提供されているＤ　Ｄ　
Ａ　（１）の速度を考慮すれば、描画速度の低下は全く
認められない。また、描画専用メモリ（３）においては
、表示用のリード転送は全く不要であるから、ＤＲＡＭ
のリフレッシュについては線分描画後にのみ行なうこと
ができ、この点からも描画速度の高速化を達成すること
ができる（具体的には、１２８０Ｘ１０２４画素、６０
Ｈｚ、ノンインターレース仕様であれば、表示用のリー
ド転送を伴なう場合には１５．７５μｓｅｃに１回リフ
レッシュを行なう必要があるが、上記実施例においては
８　ｎ＋ｓｅｃの間に５１２回のリフレッシュを行なえ
ばよく、タイミングは自由に設定できる）。この結果、
１２８０Ｘ１０２４画素のメモリの１プレーンを２５６
にビットのＤＲＡＭ８個で構成した場合と同程度の書込
み速度を達成することができ、しかもＤＲＡＭの個数を
１／４に減少させることに伴なって実装面櫃を著しく低
減することができる。

さらに、描画専用メモリ（３）と表示専用メモリ（５）
とが必要になるのであるが、従来からフレーム・メモリ
をデュアル・プレーン構成にすることが一般化しており
、しかもデュアル・プレーン構成においては一方のプレ
ーンの内容に基づいて表示を行なうとともに、他方のプ
レーンに新たな画素データの書込みを行なうのであるか
ら、切替可能なデュアル・プレーン構成に代えて一方を
描画専用メモリ（３）とし、他方を表示専用メモリ（５
）とすることにより、特別にメモリ容量を増加させるこ
となく簡単に対処できる。

尚、以上には、描画専用メモリ（３）のみををする場合
について説明したが、３次元表示を行なわせる必要があ
る場合、断面表示を行なわせる必要がある場合には、デ
プス・バッファ、セクショニング・バッファをそれぞれ
別個に設け、それぞれに対して上記と同様のダブル・バ
ッファ・メモリ、制御部を設けることにより、これらに
対する高速の書込みをも行なわせることができる。

第５図はＤ　Ｄ　Ａ　（１）から出力されるアドレスデ
ータのうちｙ８．ｘ８の何れかの変化、線分描画の終了
の何れかが発生したことを検出するための回路構成を示
す図である。

Ｘ座標用のＤＤＡ加算器（１１）から出力されるＸＯビ
ットの値およびＸ座標用のＤＤＡ加算器（２１）から出
力されるｙ６ビツトの値をそれぞれ第１段目のＤタイプ
のフリップ・フロップ（以下、Ｄ−ＦＦと略称する）　
（１２）（２２）のＤ入力端子に供給し、各Ｄ　−Ｆ　
Ｆ　（１２）（２２）のＱ出力信号をそれぞれ第２段目
のＤ　−Ｆ　Ｆ　（＋３）（２３）のＤ入力端子に供給
し、さらに、全てのＤ　−Ｆ　Ｆ　（１２）（１３）（
２２）（２３）のタイミング入力端子にＤＤＡクロック
信号を供給している。そして、Ｄ　−Ｆ　Ｆ　（１２）
のＱ出力信号およびＤ　−Ｆ　Ｆ　（１３）の回出力信
号をＡＮＤゲート（１４）に供給し、Ｄ　−Ｆ　Ｆ　（
１２）の同出力信号およびＤ　−Ｆ　Ｆ　（Ｈ）のＱ出
力信号をＡＮＤゲート（１５）に供給し、Ｄ　−Ｆ　Ｆ
　（２２）のＱ出力信号およびＤ−Ｆ　Ｆ　（２３）の
回出力信号をＡＮＤゲート（２４）に供給し、Ｄ　−Ｆ
　Ｆ　（２２）の回出力信号およびＤ−ＦＦ（２３）の
Ｑ出力信号をＡＮＤゲート（２５）に供給し、上記ＡＮ
Ｄゲート（１４）　（１５）　（２４）　（２５）から
の出力信号をＮＯＲゲート（１Ｇ）に供給している。さ
らに、ＤＤＡダウン◆カウンタ（１７）から出力される
フラグ（ダウン・カウンタ（１７）の内容が０の場合に
ハイレベルになるオーバーフロー・フラグ）が上記ＮＯ
Ｒゲート（１６）に供給されている。

したがって、ｘ６ビツトの値が変化すれば、Ｄ−Ｆ　Ｆ
　（１２）（１３）のＱ出力信号のレベルが互に逆にな
るので、一方のＱ出力信号および他方の回出力信号が供
給されているＡＮＤゲート（１４）　（＋５）の何れか
がハイレベル信号を出力する。ｙ６ビツトの値が変化し
た場合にもＡＮＤゲート（２４）（２５）の何れかがハ
イレベル信号を出力する。さらに、線分描画が終了した
場合にはＤＤＡダウン・カウンタ（１７）からハイレベ
ルのフラグが出力される。

したがって、これら何れかのノ１イレベル信号がＮＯＲ
ゲート（１６）に供給されることにより、高速ページ・
モード・アクセスを継続すべきでないことを示す検出フ
ラグを出力することができる。

上記の回路構成を採用すれば、高速ページ・モード・ア
クセスを行なってもよいか否かの判別をソフトウェア判
断によることなく行なうことができ、描画速度を一層高
速化することができる。

また、上記回路はチャネル数が少なく、しかもダブル・
バッファ・メモリの容量が小さいのであるから、簡＋１
ｔにＬＳＩ化することができる。

第１図は描画動作を簡単に説明するフローチャートであ
り、ステップ■において、Ｄ　Ｄ　Ａ　（１）により出
力されるべきロー・アドレスｙＯ〜ｙ９およびコラム・
アドレスｘＯ〜ｘｌＯの上位ビットに基づいて新たなロ
ー・アドレス（第２図Ａ参照）を生成し、ステップ■に
おいて、新たなロー・アドレスおよび順次変化するコラ
ム・アドレスに基づく高速ページ・モード・アクセスを
行ない、ステップ■において高速ページ・モード・アク
セスを継続できるか否かを判別し、継続できると判別さ
れた場合には再びステップ■の処理を行なう。逆に継続
できないと判別された場合には、ステップ■において線
分の描画が終了したか否かを判別し、終了していなけれ
ば再びステップ■の処理を行なう。逆に終了したと判別
された場合には、ＤＤＡ（１）から新たな画素データが
出力されるまで待つ。

即ち、Ｄ　Ｄ　Ａ　（１）の起動時には、第２図Ａに示
すように、ＤＲＡＭのアドレスとして先ずロー・アドレ
ス（図中“ｒｏｗ″参照）が出力されるとともに、ロー
・アドレス・ストローブ信号（以下、Ｗ［信号と略称す
る）がロー・レベルになり、その後は、順次変化するコ
ラム・アドレス（図中ｃｏｌ”参照）が出力されるとと
もに、図示しないコラム・アドレス・ストローブ信号（
以下、じ［信号と略称する）が周期的にロー・レベルに
なる。したがって、高速ページ・モード・アクセスに基
づく高速描画を行なうことができる。

そして、線分描画が終了した後は、第２図Ｂに示すよう
に、必要回数だけＤ　ＲＡ　Ｍのリフレッシュを行ない
ながら次の描画指令を待つ。

また、線分描画途中において矩形小領域の境界をまたぐ
場合には、ｘ６ビツトの値、ｙ６ビツトの値の何れかが
変化したことを検出してＤＲＡＭのロー・アドレスが出
力されるとともに、Ｗざ信号が一層ハイレベルになった
後再びロー・レベルになり、その後は、順次変化するコ
ラム・アドレスが出力されるとともに、図示しない口す
信号が周期的にロー・レベルになる。したがって、高速
ページやモード・アクセスに基づく高速描画を行なうこ
とができる。

したがって、上記の場合と同様に線分の傾きに拘らず高
速ページ・モード・アクセスによる高速描画を行なうこ
とができる。但し、高速ページ・モード・アクセスに代
えてページ・モード・アクセス、スタティック・コラム
・モード争アクセス等を採用してもよいことは勿論であ
る。

〈実施例２〉 第７図は他の実施例を示す概略ブロック図であり、上記
実施例と異なる点は、描画専用メモリ（３）を構成する
プレーン数分のＩＭビットＤ　ＲＡ　Ｍを単位とするブ
ロック・メモリ（３ｂ）　（３ｃ）に分割した点、各ブ
ロック・メモリ（３ｂ）　（３ｃ）に対応させてＩＸ４
画素のダブル番バッファφメモリ（２ｂ）　（２ｃ）お
よびＤ　Ｄ　Ａ　（ｌｂ）（ｌｅ）を設けた点およびＤ
ＤＡから出力されるｙＯビットに基づいてＤＲＡＭに対
するチップ・セレクト信号を出力するようにした点のみ
である。

したがって、この実施例の場合には、各ＤＤＡ（ｌｂ）
　（ｌｃ）から隣合うスキャン・ライン上の画素データ
を順次生成させるようにすることにより、多角形ぬりつ
ぶし速度を一層高速化することができる。

〈実施例３〉 第８図はさらに他の実施例を示す要部概略図であり、上
記実施例と異なる点は、４個のＩＭビットＤＲＡＭで１
プレーンを構成することにより１０２４ｘ２０４８画素
の２倍のメモリ（７）を得た点およびこのメモリ（７）
を分割した矩形小領域（７ａ）にカラー・バッファ領域
およびデプス・バッファ領域を割当てた点のみである。

この構成を採用すれば、メモリ全体としてのアクセス間
口を４×４画素分とすることができる。

また、矩形小領域を６４Ｘ６４画索に設定しておけば、
ｙ６〜ｙ９の値およびｘ６〜ｘｌＯの値に基づいて新た
なロー拳アドレスを定め、ｙ２〜ｙ５の値およびＸ２〜
ｘ５の値に基づいてコラム・アドレスを定めることがで
きる。この結果、コラム・アドレスには１ビツトの余剰
桁が発生するので、仝剰桁に対応するコラム・アドレス
のビットをカラー・バッファ領域とデプス・バッファ領
域との選択信号として用いることができる（第９図中“
Ｆ／Ｙ″参照）。

第１Ｏ図はこの実施例に基づくリード・モディファイ・
ライト動作を説明するタイミング・チャートであり、ｍ
信号の立下りのタイミングでＤＲＡＭに対するロー・ア
ドレスが設定され、次いで周期的に立上る石ホ信号によ
りＤＲＡＭに対するコラム・アドレスが設定される。但
し、後述する１メモリ・サイクルが終了するまでは最下
位ビットを除くコラム・アドレスは同一値に保持され続
ける。また、コラム・アドレスの最下位ビットはカラー
・バッファ領域とデプス・バッファ領域との選択１３号
Ｆ／′７であるから選択／、Ｈ号Ｆ／”２”のレベルに
よりデプスφバッファ領域に対するアクセスおよびカラ
ー・バッファ領域に対するアクセスが交互に行なわれる
。そして、最初の２回のアクセス（デプス・バッファ領
域に対するアクセスオよびカラー・バッファ領域に対す
るアクセス）に対応して出力イネーブル信号ＤＩ−がロ
ーレベルになり、続く２回のて■信号のローレベル期間
に対応して入力イネーブル信号ＷＴ”がローレベルにな
るので、デプス・バッファ領域からの奥行きデータ読出
し、カラー・バッファ領域からのカラー・データ読出し
、デプス・バッファ領域に対する奥行きデータ書込みお
よびカラー・バッフ寸領域に対するカラー・データ書込
みがこの順に行なわれることにより１メモリ・サイクル
が終了する。

即ち、デプス・バッファ領域から読出された奥行きデー
タと新たに供給された奥行きデータとの大小の比較をカ
ラー・バッファ領域からのカラー・データ読出しと並行
して行なうことができ、比較結果に基づいてデプス・バ
ッファ領域に更新された奥行きデータを書込んでからカ
ラー・ノくツファ領域にも更新されたカラー・データを
書込む。したがって、奥行きデータ同士の大小比較結果
を示すフラグが異なるデバイス間で授受される従来例と
比較してフラグ授受のために必要な時間を短縮すること
ができる。但し、更新されたデータを書込む順序は逆で
あってもよい。

第１１図は１画素分のダブル・バッファ・メモリに対応
する回路構成を示すブロック図であり、カラー・データ
が供給されるダブル・バッファ・メモリ（４１）および
奥行きデータが供給されるダブル・バッファ・メモリ（
５１）を有しているとともに、各ダブル・バッファ・メ
モリ（４１）（５１）にそれぞれ対応させて読出しデー
タを保持するためのリード・レジスタ（４２）（５２）
と、ダブル・バッファ・メモリの内容および対応するリ
ード・レジスタの内容を入力とする論理演算ユニット（
４３）（５３）とを６している。そして、両輪理演算ユ
ニット（４３）（５３）からの出力データの一方を選択
するセレクタ（４４）と、セレクタ（４４）により選択
されたデータをＤＲＡＭ（４６）に供給し、さらにＤ　
ＲＡ　Ｍ　（４６）からの読出しデータを対応するリー
ド・レジスタ（４２）（５２）に供給するための双方向
バッファ（４５）を有している。

上記論理演算ユニット（５３）はダブル・バッファ・メ
モリ（５１）に保持されている奥行きデータとリード・
レジスタ（５２）に保持されている奥行きデー夕との大
小を比較して大小関係を示す隠面処理フラグを出力する
とともに、何れかの奥行きデータを選択して出力するも
のであり、上記論理演算ユニット（４３）は上記隠面処
理フラグに基づいてダブル・バッファ・メモリ（４１）
に保持されているカラー・データとリード・レジスタ（
４２）に保持されているカラー・データの何れかを選択
して出力するものである。上記セレクタ（４４）は、例
えば、上記口囚信号に対応して何れのデータを選択すべ
きかが制御されるものである。

したがって、先ず、双方向バッファ（４５）を通してＤ
　ＲＡ　Ｍ　（４８）からリード・レジスタ（５２）に
奥行きデータが読出され、次いで同様にしてリード・レ
ジスタ（４２）にカラー・データが読出される。そして
、ダブル・バッファ・メモリ（５１）に保持されている
新たな奥行きデータと上記奥行きデータとを論理演算ユ
ニット（５３）により比較して隠面処理フラグを論理演
算ユニット（４３）に供給するとともに、何れかの奥行
きデータを選択して出力する。

また、隠面処理フラグが供給された論理演算ユニット（
４３）により何れかのカラー・データが選択されて出力
される。この結果、セレクタ（４４）の動作に基づいて
定まる順序で選択された奥行きデータ、カラー・データ
が双方向バッファ　（４５）を通してＤＲＡ　Ｍ　（４
Ｇ）の該当アドレスに書込まれる。

以上の説明においては特には触れていないが、双方向バ
ッファ（４５）はデータの読出しと書込みとを選択的に
行なうためにデータ転送方向を切替え得るようにしであ
るので、切替えに伴なって発生するリンギング・ノイズ
の影響がなくなるまではデータ転送を行なうことができ
ない。一般にこの時間をターン争オフ・タイムまたはタ
ーン・オン・タイムと呼んでいる。したがって、カラー
・データおよび奥行きデータのそれぞれについて双方向
バッファを切替えて読出しおよび書込みを行なわせるよ
うにすると、カラー・データおよび奥行きデータの読出
し、書込みを行なう間に２回のターン・オフ・タイムが
生じ、全体としてアクセス速度が低下するのであるが、
上記実施例においては１回のターン・オフ・タイムが生
じるだけであるから、全体としてアクセス速度を高速化
することができる。実際にはメモリの間口が４×４画素
分であるから、１メモリ・サイクルの間に４画素分のア
クセスが行なわれるのであるから、第１図の実施例に適
用した場合には２画素分のアクセスで１回のターン・オ
フ・タイムが発生するのに比較してターン・オフ・タイ
ムの占める割合をほぼ半減させることができる。

さらに、第１１図に示す回路構成は、カラー・データの
ための処理を行なう部分と奥行きデータのための処理を
行なう部分とが同一の構成であるから、何れか一方を省
略して、時分割でカラー・データの処理と奥行きデータ
の処理とを行なわせることができ、この場合には、隠面
処理フラグがデバイス間で授受される必要がないので伝
播時間を短縮することができる。また、回路規模が小さ
くてすみ、しかもＤＲＡＭとの間で授受すべき１画素当
りのビット数が少なくなるので、簡単に集積化できる。

さらには、１プレーンを構成するＩＭビットＤＲＡＭ全
体としての間口が４／４画素分になるので、ＤＤＡを４
個設けて並列動作させることにより、ぬりつぶし速度を
高速化することもできる。

〈実施例４〉 第１２図は実施例３の構成にセクショニング・バッファ
を付加した状態を示す概略図であり、カラー・データ領
域および奥行きデータ領域を混在させたメモリ（７）の
他に１プレーンの容量が同じでプレーン数が１／２のセ
クショニング・バッファ（８）を自゛シている。そして
、メモリ（７）およびセクショニング・バッファ（８）
のそれぞれに対応させてダブル・バッファψメモリ（７
１）（８１）および制御部（７２）（８２）が設けられ
ている。尚、（７３）はカラー・データおよび奥行きデ
ータ用のＤＤＡ、（８３）はセクショニング・データ用
のＤＤＡである。

上記セクショニング・バッファ［Ｆ］）は１プレーンの
容量がメモリ（７）と等しいのであるから、２画面分の
容量を有し、ＩＭビットＤＲＡＭ４個で構成されること
になるが、プレーン数が１／２であるからセクショニン
グ・データとして必要なビット数が１／２になっている
。したがって、セクショニング・データの上位側ビット
と下位側ビットとを分けて格納しておくとともに、６４
×６４画素の矩形小領域（８ａ）内に該当画素のセクシ
ョニング・データの上位側ビットおよび下位側ビットを
割当てている。

そして、上記制御部（８２）において、Ｄ　Ｄ　Ａ　（
８３）から出力されるアドレス・データｙＯ〜ｙ９．ｘ
Ｏ〜ｘｌＯのうち、ｙ８〜ｙ９．ｘ６〜ＸＩＯに基づい
てロー・アドレス（第１３図Ａ参照）を生成するととも
に、ｙ２〜ｙ５．ｘ２〜ｘ５に基づいてコラム・アドレ
ス（第１３図Ｂ参照）を生成し、高速ページ・モード・
アクセスを行なわせる。但し、コラム・アドレスはメモ
リ（７）の場合と同様に１ビット分だけ余るので、最下
位ビットをセクショニング・データの上位側ビットと下
位側ビットの選択を行なわせるための選択フラグＨ／ｒ
”に割当てている。

したがって、セクショニング・バッファ（８）から２回
データを読出すことにより必要なセクショニング・デー
タが得られることになるが、この読出しは高速ページ・
モード・アクセスにより行なわれるので高速であり、し
かもメモリ（７）からもカラー・データの読出し、奥行
きデータの読出しを行なう必要があるので、特に不都合
はない。

第１４図はメモリ（７）に対するアクセスとセクショニ
ング・バッファ（８）に対するアクセスとを説明するタ
イミング拳チャートであり、奥行きデータの読出しと並
行してセクショニング・データの下位側ビットの読出し
が行なわれ、カラー−データの読出しと並行してセクシ
ョニング・データの上位側ビットの読出しが行なわれる
。この状態において、セクショニング・データおよび奥
行きデータに基づいて隠面処理およびセクショニング処
理が行なわれる。即ち、セクショニング境界の奥行き値
を描画する場合には、メモリ（７）は動作させず、セク
ショニング・バッファ（８）のみを第１４図に示すタイ
ミングで制御すればよく、逆に、切断表示のために図形
の描画を行なう場合には、セクショニング・バッファ（
８）からは境界値の読出しを行なうのみでよく、特に第
１４図のように書込みを実行する必要はない。但し、メ
モリ（７）は第１４図に示すように動作する。

この結果、セクショニング・バッファＢ）を構成するＤ
ＲＡＭを必要以上の数にすることなくセクショニング処
理を行なうことができ、しかも実施例３の処理速度と殆
ど同じ速度で隠面処理およびセクショニング処理を行な
うことができる。

第１５図は１画素分のダブル・バッファ・メモリに対応
する回路構成を示すブロック図であり、セクショニング
処理を施すべきか否かが判別される奥行きデータが供給
されるダブル・バッファ・メモリ（９１）を有している
とともに、読出しデータを保持するための１対のリード
・レジスタ（９２）　（９３）と、ダブル・バッファ・
メモリ（９１）の内容およびリード・レジスタ（９２）
　（９３）の内容を人力とする論理演算ユニット（９４
）とを有している。そして、論理演算ユニット（９４）
からの出力データの一方を選択するセレクタ（９５）と
、セレクタ（９５）により選択されたデータをＤ　ＲＡ
　Ｍ　（９７）に供給し、さらにＤＲＡ　Ｍ　（９７）
からの読出しデータを対応するリード・レジスタ（９２
）　（９３）に供給するための双方向バッファ・（９Ｂ
）を有している。尚、上記リード・レジスタ（９２）　
（９３）には、それぞれホールド・イネーブル信号が供
給されている。

上記論理演算ユニット（９４）はダブル・バッファやメ
モリ（９１）に保持されている奥行きデータとリード・
レジスタ（９２）　（９３）の何れかに保持されている
奥行きデータとの大小を比較して大小関係を示すセクシ
ョニング拳フラグを出力するとともに、何れかの奥行き
データを選択して出力するものであり、上位側ビットと
下位側ビットとに分けて出力する。上記セレクタ（９５
）は、例えば、上記選択フラグＨ／Ｔ″に対応して何れ
のデータを選択すべきかが制御されるものである。

したがって、先ず、双方向バッファ（９Ｂ）を通してＤ
　ＲＡ　Ｍ　（９７）からリード−レジスタ（９２）に
セクショニング・データの下位側ビットが読出され、次
いで同様にしてリード・レジスタ（９３）に上位側ビッ
トが読出される。そして、ダブル・バッファ・メモリ（
９１）に保持されている新たな奥行きデータと上記セク
ショニング・データとを論理演算ユニット（９４）によ
り比較してセクショニング・フラグを出力するとともに
、上位側ビット、下位側ビットを別個に出力する。また
、セクショニング・フラグが供給されたメモリ（７）側
においては、隠面処理のみならずセクショニング処理が
施され、必要なカラー・データおよび奥行きデータが書
込まれる。さらに、別個に出力された上位側ビットと下
位側ビットとは、セレクタ（４４）の動作に基づいて定
まる順序で選択されて双方向バッファ（９Ｂ）を通して
Ｄ　ＲＡ　Ｍ　（９７）の該当アドレスに書込まれる。

上記の説明から明らかなように、第１５図の回路構成を
簡単に集積化することができる。

尚、この発明は上記の実施例に限定されるものではなく
、例えば、矩形小領域として正方形領域に代えて長方形
領域を予め設定しておくことが可能であるほか、この発
明の要旨を変更しない範囲内において種々の設計変更を
施すことが可能である。

〈発明の効果〉 以上のように第１の発明は、メモリ・デバイスの大容量
化に拘らずメモリに対する１画面分のデータの書込みを
直線補間演算器の速度とほぼ等しい速度で行なうことが
できるという特Ｈの効果を奏する。

第２の発明も、メモリ・デバイスの大容量化に拘らずメ
モリに対する１画面分のデータの書込みを直線補間演算
器の速度とほぼ等しい速度で行なうことができるという
特有の効果を奏する。

第３の発明は、高速アクセスのサイクル・タイムよりも
著しく短い動作時間の直線補間演算器を動作中断を伴な
うことなく動作させ、著しく高速のメモリ書込みを達成
できるといいう特有の効果を奏する。

第４の発明は、メモリ・デバイスの大容量化に拘らずメ
モリに対する１画面分の隠面処理およびデータの書込み
を直線補間演算器の速度とほぼ等しい速度で行なうこと
ができるという特有の効果を奏する。

第５の発明も、メモリ・デバイスの大容量化に拘らずメ
モリに対する１画面分の隠面処理およびデータの書込み
を直線補間演算器の速度とほぼ等しい速度で行なうこと
ができるという特有の効果を奏する。

第６の発明は、１プレーンに内容を表示専用のフレーム
・メモリに供給するためのメモリ領域および隠面処理の
ためのメモリ領域が割当てられている関係上、１プレー
ンを構成するメモリ・デバイスの数が２倍になるので、
−層高速の書込みを達成できるという特有の効果を奏す
る。

第７の発明は、メモリ・デバイスの大容量化に拘らずメ
モリに対する１画面分の隠面処理およびデータの書込み
を直線補間演算器の速度とほぼ等しい速度で行なうこと
ができ、しかも並行して切断面処理を行なうことができ
、さらに切断面処理のために必要なメモリ・デバイスの
数の増加を防止できるとという特有の効果を奏する。

第８の発明も、メモリ・デバイスの大容量化に拘らずメ
モリに対する１両面分の隠面処理およびデータの書込み
を直線補間演算器の速度とほぼ等しい速度で行なうこと
ができ、しかも並行して切断面処理を行なうことができ
、さらに切断面処理のために必要なメモリ・デバイスの
数の増加を防止できるという特有の効果を奏する。

第９の発明は、セクショニング・データ用のメモリを構
成するメモリ・デバイスの数を増加さ−せることなく１
プレーンを構成するメモリ・デバイスの数を２倍にでき
るので、−層高速のメモリ書込みを達成できるという特
有の効果を奏する。

【図面の簡単な説明】

第１図はこの発明による描画動作を簡単に説明するフロ
ーチャート、 第２図はタイミング・チャート、 第３図はこの発明のメモリ・アクセスのために生成され
たロー・アドレスおよびコラム番アドレスを説明する図
、 第４図はインターフェース装置の構成の一例を示すブロ
ック図、 第５図はＤ　Ｄ　Ａ　（１）から出力されるアドレスデ
ー夕のうちｙ６．ｘＢの何れかの変化、線分描画の終了
の何れかが発生したことを検出するための回路構成を示
す図、 第６図はこの発明のメモリ書込み制御装置の一実施例を
組込んだグラフィックス表示装置を概略的に示すブロッ
ク図、 第７図は他の実施例を示す概略ブロック図、第８図はさ
らに他の実施例を示す要部概略図、第９図は第８図の実
施例のメモリ・アクセスのために生成されたコラム・ア
ドレスを説明する図、第１Ｏ図はリード・モディファイ
・ライト動作を説明するタイミング・チャート、 第１１図は１画素分のダブル・バッファ・メモリに対応
する回路構成を示すブロック図、第１２図はセクショニ
ング・バッファを付加した状態を示す概略図、 第１３図は第１２図の実施例のメモリ・アクセスのため
に生成されたロー・アドレスおよびコラム・アドレスを
説明する図、 第１４図はメモリに対するアクセスとセクショニング・
バッファに対するアクセスとを説明するタイミング・チ
ャート、 第１５図はｌｉｉ！！Ｉ索分のダブル・バッファ・メモ
リに対応する回路構成を示すブロック図。 （１）（Ｉｂ）（ｌｃン（７３）＜１１３）・・・　Ｄ
ＤＡ。 （２）（２ｂ）（２ｃ）＜７１）（８１）−ダブル・バ
ッファ・メモリ、（３）　（７）・・・描画専用メモリ
、＜３ａ）　（７ａ）　＜８ａ）・・・矩形小領域、（
３ｂ）　＜３ｃ）・・・ブロック参メモリ、（５）・・
・表示専用メモリ、 （６）　（７２）　（１１２）・・・制御部、（８）・
・・セクショニング・バッファ特許出願人　　ダイキン
工業株式会社 代　　理　　人

Claims (1)

1. 【特許請求の範囲】 １、表示専用のフレーム、メモリ（５）の内容に基づい
   て図形を可視的に表示する描画 装置において、少なくとも内容を表示専 用のフレーム・メモリ（５）に供給することが可能であ
   り、それ自体は表示機能を有 していないメモリ（３）を設けておいて、このメモリ（
   ３）をｍ×ｎ（ｍ、ｎは自然数）の大きさの矩形小領域
   （３ａ）に分割し、矩形小領域（３ａ）に同一のロー・
   アドレスを割当てておいて、割当てられたロー・ア ドレスに基づいて矩形小領域（３ａ）内に対する高速ア
   クセスを行なうことを特徴と するメモリ書込み制御方法。 ２、表示専用のフレーム・メモリ（５）の内容に基づい
   て図形を可視的に表示する描画 装置において、少なくとも内容を表示専 用のフレーム・メモリ（５）に供給することが可能であ
   り、それ自体は表示機能を有 していないメモリ（３）を有しているとともに、このメ
   モリ（３）が同一ロー・アドレスが割当てられたｍ×ｎ
   （ｍ、ｎは自然数） の大きさの矩形小領域（３ａ）に分割されてあり、矩形
   小領域（３ａ）を指示するためのロー・アドレスおよび
   矩形小領域（３ａ）内の各画素を指示するためのコラム
   ・アド レスを生成して矩形小領域（３ａ）内に対する高速アク
   セスを行なう制御手段（６）を有していることを特徴と
   するメモリ書込み 制御装置。 ３、表示機能を有していないメモリ（３）が複数個のメ
   モリ・デバイスで構成されてい るとともに、複数個のメモリ・デバイス （３ｂ）（３ｃ）でメモリ（３）の１プレーンが構成さ
   れており、１プレーンを構成するメモ リ・デバイス（３ｂ）（３ｃ）の数と等しい個数の書込
   み用ダブル・バッファ・メモリ （２ｂ）（２ｃ）を有しているとともに、複数個の直線
   補間演算器（１ｂ）（１ｃ）を有しており、制御手段（
   ６）が、アドレスの下位ビットに基づいてメモリ・デバ
   イス選択信号を生 成するとともに、アドレスの残余のビッ トに基づいてロー・アドレスおよびコラ ム・アドレスを生成するものである上記 特許請求の範囲第２項記載のメモリ書込 み制御装置。 ４、表示専用のフレーム・メモリ（５）の内容に基づい
   て図形を可視的に表示する描画 装置において、内容を表示専用のフレー ム・メモリ（５）に供給するためのメモリ領域および隠
   面処理のためのメモリ領域を 有し、かつ表示機能を有していないメモ リ（７）を設けておいて、このメモリをｍ×ｎ（ｍ、ｎ
   は自然数）の矩形小領域（７ａ）に分割するとともに、
   対応する画素の両 メモリ領域を割当て、矩形小領域（７ａ）に同一のロー
   ・アドレスを割当てておいて、 割当てられたロー・アドレスに基づいて 矩形小領域（７ａ）内に対する高速アクセスを行なうこ
   とを特徴とするメモリ書込み 制御方法。 ５、表示専用のフレーム・メモリ（５）の内容に基づい
   て図形を可視的に表示する描画 装置において、内容を表示専用のフレー ム・メモリ（５）に供給するためのメモリ領域および隠
   面処理のためのメモリ領域を 有し、かつ表示機能を有していないメモ リ（７）を有しているとともに、このメモリが同一ロー
   ・アドレスが割当てられたｍ ×ｎ（ｍ、ｎは自然数）の大きさの矩形 小領域（７ａ）に分割されてあり、矩形小領域（７ａ）
   を指示するためのロー・アドレスおよび矩形小領域（７
   ａ）内の各画素を指示するためのコラムアドレスを生成
   して 矩形小領域（７ａ）内に対する高速アクセスを行なう制
   御手段（６）を有していることを特徴とするメモリ書込
   み制御装置。 ６、表示機能を有していないメモリ（７）が複数個のメ
   モリ・デバイスで構成されてい るとともに、複数個のメモリ・デバイス でメモリの１プレーンが構成されており、 １プレーンを構成するメモリ・デバイス の数と等しい個数の書込み用ダブル・バ ッファ・メモリを有しているとともに、 複数個の直線補間演算器を有しており、 制御手段（６）が、アドレスの下位ビットに基づいてメ
   モリ・デバイス選択信号を生 成するとともに、アドレスの残余のビッ トに基づいてロー・アドレスおよび下位 ビットがメモリ領域選択信号として割当 てられたコラム・アドレスを生成するも のである上記特許請求の範囲第５項記載 のメモリ書込み制御装置。 ７、表示専用のフレーム・メモリ（５）の内容に基づい
   て図形を可視的に表示する描画 装置において、内容を表示専用のフレー ム・メモリ（５）に供給するためのメモリ領域および隠
   面処理のためのメモリ領域を 有し、かつ表示機能を有していない描画 専用メモリ（７）を設けておくとともに、セクショニン
   グ値のデータ・ビットのうち、 １／２の桁分を格納するバッファ領域と、 残余の１／２桁分を格納するバッファ領 域を有し、かつ描画専用メモリ（７）の１／２の容量の
   セクショニング・バッファ（８）を設けておいて、描画
   専用メモリ（７）およびセクショニング・バッファ（８
   ）をｍ×ｎ（ｍ、ｎは自然数）の矩形小領域（７ａ） （８ａ）に分割するとともに、描画専用メモリ（７）の
   矩形小領域（７ａ）に対応する画素の両メモリ領域を割
   当て、セクショニング ・バッファ（８）の矩形小領域（８ａ）に対応する画素
   の両バッファ領域を割当て、矩形 小領域（７ａ）（８ａ）に同一のロー・アドレスを割当
   てておいて、割当てられたロー・ アドレスに基づいて描画専用メモリ（７）およびセクシ
   ョニング・バッファ（８）の矩形小領域（７ａ）（８ａ
   ）内に対する高速アクセスを並行して行なうことを特徴
   とするメモ リ書込み制御方法。 ８、表示専用のフレーム・メモリ（５）の内容に基づい
   て図形を可視的に表示する描画 装置において、内容を表示専用のフレー ム・メモリ（５）に供給するためのメモリ領域および隠
   面処理のためのメモリ領域を 有し、かつ表示機能を有していない描画 専用メモリ（７）と、セクショニング値を １／２の桁数分のビットに区画して格納 するセクショニング・バッファ（８）とを有していると
   ともに、描画専用メモリ（７）およびセクショニング・
   バッファ（８）が同一ロー・アドレスが割当てられたｍ
   ×ｎ （ｍ、ｎは自然数）の大きさの矩形小領 域（７ａ）（８ａ）に分割されてあり、矩形小領域（７
   ａ）（８ａ）を指示するためのロー・アドレスおよび矩
   形小領域（７ａ）（８ａ）内の各画素を指示するための
   コラム・アドレスを 生成して矩形小領域（７ａ）（８ａ）内に対する高速ア
   クセスを行なう描画専用メモリ用 制御手段（７２）およびセクショニング・バッファ用制
   御手段（８２）を有していることを特徴とするメモリ書
   込み制御装置。 ９、描画専用メモリ（７）およびセクショニング・バッ
   ファ（８）がそれぞれ複数個のメモリ・デバイスで構成
   されているとともに、 互に等しい個数のメモリ・デバイスで描 画専用メモリ（７）の１プレーンおよびセクショニング
   ・バッファ（８）の１プレーンがそれぞれ構成されてお
   り、１プレーンを 構成するメモリ・デバイスの数と等しい 個数の描画専用メモリ書込み用ダブル・ バッファ・メモリ（７１）およびセクショニング・バッ
   ファ書込み用ダブル・バッフ ァ・メモリ（８１）を有しているとともに、複数個の直
   線補間演算器（７３）（８３）を有しており、描画専用
   メモリ用制御手段（７２）が、アドレスの下位ビットに
   基づいてメ モリ・デバイス選択信号を生成するとと もに、アドレスの残余のビットに基づい てロー・アドレスおよび下位ビットがメ モリ領域選択信号として割当てられたコ ラム・アドレスを生成するものであり、 セクショニング・バッファ用制御手段 （８２）が、アドレスの下位ビットに基づいてメモリ・
   デバイス選択信号を生成する とともに、アドレスの残余のビットに基 づいてロー・アドレスおよび下位ビット がビット選択信号として割当てられたコ ラム・アドレスを生成するものである上 記特許請求の範囲第８項記載のメモリ書 込み制御装置。