JPH0559475B2 - - Google Patents
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- JPH0559475B2 JPH0559475B2 JP61098221A JP9822186A JPH0559475B2 JP H0559475 B2 JPH0559475 B2 JP H0559475B2 JP 61098221 A JP61098221 A JP 61098221A JP 9822186 A JP9822186 A JP 9822186A JP H0559475 B2 JPH0559475 B2 JP H0559475B2
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- 230000015654 memory Effects 0.000 claims description 171
- 238000006243 chemical reaction Methods 0.000 claims description 79
- PXFBZOLANLWPMH-UHFFFAOYSA-N 16-Epiaffinine Natural products C1C(C2=CC=CC=C2N2)=C2C(=O)CC2C(=CC)CN(C)C1C2CO PXFBZOLANLWPMH-UHFFFAOYSA-N 0.000 claims description 65
- 238000001514 detection method Methods 0.000 claims description 64
- 238000012545 processing Methods 0.000 claims description 20
- 230000004044 response Effects 0.000 claims description 5
- 230000009466 transformation Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
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- 238000013519 translation Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/02—Affine transformations
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
- Image Input (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、画像の縮小、拡大、回転を行なう
アフイン変換機能を有する画像処理装置に関す
る。
アフイン変換機能を有する画像処理装置に関す
る。
（従来の技術）
画像処理装置の機能の１つであるアフイン変換
は、読出し（入力）画像メモリ中の画像の縮小、
拡大、回転を行なつて書込み（出力）画像メモリ
へ出力する機能である。アフイン変換機能を有す
る画像処理装置は、従来は第１１図に示すように
構成されていた。第１１図の画像処理装置におけ
るアフイン変換では、書込み画像メモリ１１に対
してはラスタ走査により画像データの書込みが行
なわれる。この画像データは、書込み画像メモリ
１１のラスタアドレスＩ，Ｊに対応する読出し画
像メモリ１２のアドレスＸ，Ｙから読出されるも
のである。このアドレスＸ，Ｙは、次式 Ｘ＝aI＋bJ＋ｃ ……(1) Ｙ＝dI＋eJ＋ｆ ……(2) （ａ，ｂ，ｃ，ｄ，ｅ，ｆは定数） に従つてアフイン変換アドレス発生回路１３によ
り計算される。
は、読出し（入力）画像メモリ中の画像の縮小、
拡大、回転を行なつて書込み（出力）画像メモリ
へ出力する機能である。アフイン変換機能を有す
る画像処理装置は、従来は第１１図に示すように
構成されていた。第１１図の画像処理装置におけ
るアフイン変換では、書込み画像メモリ１１に対
してはラスタ走査により画像データの書込みが行
なわれる。この画像データは、書込み画像メモリ
１１のラスタアドレスＩ，Ｊに対応する読出し画
像メモリ１２のアドレスＸ，Ｙから読出されるも
のである。このアドレスＸ，Ｙは、次式 Ｘ＝aI＋bJ＋ｃ ……(1) Ｙ＝dI＋eJ＋ｆ ……(2) （ａ，ｂ，ｃ，ｄ，ｅ，ｆは定数） に従つてアフイン変換アドレス発生回路１３によ
り計算される。
アフイン変換アドレス発生回路１３は、書込み
画像メモリ１１のアドレスＩ，Ｊに対応する読出
し画像メモリ１２のアドレスＸ，Ｙを計算する
と、そのアドレスを（画像入力用のリードアドレ
スとして）制御バス２０のアドレスバス２１上へ
第１２図に示すように送出する。このときアフイ
ン変換アドレス発生回路１３は、リード信号を制
御バス２０のリード信号線２３上へ送出する。こ
れにより読出し画像メモリ１２では、アドレスバ
ス２１上のアドレスＸ，Ｙの指定する画素位置の
画像データの読出しが行なわれる。
画像メモリ１１のアドレスＩ，Ｊに対応する読出
し画像メモリ１２のアドレスＸ，Ｙを計算する
と、そのアドレスを（画像入力用のリードアドレ
スとして）制御バス２０のアドレスバス２１上へ
第１２図に示すように送出する。このときアフイ
ン変換アドレス発生回路１３は、リード信号を制
御バス２０のリード信号線２３上へ送出する。こ
れにより読出し画像メモリ１２では、アドレスバ
ス２１上のアドレスＸ，Ｙの指定する画素位置の
画像データの読出しが行なわれる。
読出し画像メモリ１２から読出される画像デー
タ、即ちアドレスＸ，Ｙ位置の画像データは、制
御バス２０のデータバス２２上に第１２図に示す
ように送出される。アフイン変換アドレス発生回
路１３は、データバス２２上の画像データを取込
んで同回路１３内にラツチした後、次のバスサイ
クルにおいて同データをデータバス２２上に送出
すると共に書込み画像メモリ１１のアドレスＩ，
Ｊをアドレスバス２１上に送出する。（第１２図
参照）。このときアフイン変換アドレス発生回路
１３は、ライト信号を制御バス２０のライト信号
線２４上へ送出する。これにより書込み画像メモ
リ１１では、アドレスバス２１上のアドレスＩ，
Ｊの指定する画素位置にデータバス２２上のデー
タを書込む動作が、ライト信号線２４上のライト
信号に応じ行なわれる。以上の動作は、ラスタア
ドレスＩ，Ｊを更新しながら制御バス２０のバス
サイクルの２周期（2T）毎に繰返し行なわれる。
タ、即ちアドレスＸ，Ｙ位置の画像データは、制
御バス２０のデータバス２２上に第１２図に示す
ように送出される。アフイン変換アドレス発生回
路１３は、データバス２２上の画像データを取込
んで同回路１３内にラツチした後、次のバスサイ
クルにおいて同データをデータバス２２上に送出
すると共に書込み画像メモリ１１のアドレスＩ，
Ｊをアドレスバス２１上に送出する。（第１２図
参照）。このときアフイン変換アドレス発生回路
１３は、ライト信号を制御バス２０のライト信号
線２４上へ送出する。これにより書込み画像メモ
リ１１では、アドレスバス２１上のアドレスＩ，
Ｊの指定する画素位置にデータバス２２上のデー
タを書込む動作が、ライト信号線２４上のライト
信号に応じ行なわれる。以上の動作は、ラスタア
ドレスＩ，Ｊを更新しながら制御バス２０のバス
サイクルの２周期（2T）毎に繰返し行なわれる。
このように、第１１図に示す従来の画像処理装
置のアフイン変換アドレス発生回路１３は、１画
素分のアフイン変換のために、アフイン変換アド
レスＸ，Ｙをリード信号と共に画像メモリ１２に
転送して同メモリ１２から画像データを取込みリ
ードサイクルと、この取込んだ画像データをラス
タアドレスＩ，Ｊ並びにライト信号と共に書込み
画像メモリ１１に転送して同メモリ１１への書込
みを可能とするライトサイクルとの２サイクルを
必要としていた。このため、従来の画像処理装置
では、アフイン変換が高速に行なえない問題があ
つた。
置のアフイン変換アドレス発生回路１３は、１画
素分のアフイン変換のために、アフイン変換アド
レスＸ，Ｙをリード信号と共に画像メモリ１２に
転送して同メモリ１２から画像データを取込みリ
ードサイクルと、この取込んだ画像データをラス
タアドレスＩ，Ｊ並びにライト信号と共に書込み
画像メモリ１１に転送して同メモリ１１への書込
みを可能とするライトサイクルとの２サイクルを
必要としていた。このため、従来の画像処理装置
では、アフイン変換が高速に行なえない問題があ
つた。
（発明が解決しようとする問題点）
上記したように、従来の画像処理装置では、１
画素分のアフイン変換に、画像データリードサイ
クルと、このリードサイクルで読出し画像メモリ
から読出された画像データを次のサイクルで書込
み画像メモリに書込むライトサイクルとの２サイ
クルを必要とする問題があつた。
画素分のアフイン変換に、画像データリードサイ
クルと、このリードサイクルで読出し画像メモリ
から読出された画像データを次のサイクルで書込
み画像メモリに書込むライトサイクルとの２サイ
クルを必要とする問題があつた。
この発明は上記事情に鑑みてなされたものでそ
の目的は、アフイン変換アドレスの指定する読出
し画像メモリから画像データを読出すリードサイ
クル中でも、同画像データをラスタアドレスの指
定する書込み画像メモリに格納するライトサイク
ルが実現でき、もつてアフイン変換の高速化が図
れる画像処理装置を提供することにある。
の目的は、アフイン変換アドレスの指定する読出
し画像メモリから画像データを読出すリードサイ
クル中でも、同画像データをラスタアドレスの指
定する書込み画像メモリに格納するライトサイク
ルが実現でき、もつてアフイン変換の高速化が図
れる画像処理装置を提供することにある。
この発明の他の目的は、アフイン変換アドレス
計算結果が画像メモリ領域外となつた場合には、
読出し画像メモリから読出される無意味な画像デ
ータを所定画像データに置換えられる画像処理装
置を提供することにある。
計算結果が画像メモリ領域外となつた場合には、
読出し画像メモリから読出される無意味な画像デ
ータを所定画像データに置換えられる画像処理装
置を提供することにある。
この発明の更に他の目的は、アフイン変換アド
レス計算結果が予め設定されているウインドウ外
となつた場合には、読出し画像メモリから読出さ
れる画像データを所定画像データに置換えられる
画像処理装置を提供することにある。
レス計算結果が予め設定されているウインドウ外
となつた場合には、読出し画像メモリから読出さ
れる画像データを所定画像データに置換えられる
画像処理装置を提供することにある。
［発明の構成］
（問題点を解決するための手段と作用）
この発明では、ラスタアドレスをもとに画像デ
ータリード用アフイン変換アドレス計算を行ない
アフイン変換アドレスを発生するアフイン変換ア
ドレス発生回路と、このアドレス発生回路のアド
レス計算結果が画像メモリ領域外を示すことを検
出する画像メモリ領域外検出回路が設けられる。
アフイン変換アドレス発生回路で発生されたアフ
イン変換アドレスおよび画像メモリ領域外検出回
路の検出信号は、リード信号と共に制御バス経由
で第１画像メモリに転送される。これにより制御
バスのアドレスバス上のアフイン変換アドレスの
指定する画素位置の画像データが第１画像メモリ
から読出される。この第１画像メモリから読出さ
れる画像データは、制御バス上の上記検出信号と
共にゲート回路に供給される。このゲート回路
は、第１画像メモリから読出される画像データを
制御バス上の上記検出信号に応じてそのまま或は
所定画像データに変換して出力する。このゲート
回路から出力される画像データは、制御バスから
独立して設けられた画像バズを経由してデータ転
送を示すビジー信号と共に第２画像メモリに転送
される。これにより第２画像メモリでは、同メモ
リ内部で順次発生されるラスタアドレスに従つ
て、その取込み画像データを格納する動作が行な
われる。
ータリード用アフイン変換アドレス計算を行ない
アフイン変換アドレスを発生するアフイン変換ア
ドレス発生回路と、このアドレス発生回路のアド
レス計算結果が画像メモリ領域外を示すことを検
出する画像メモリ領域外検出回路が設けられる。
アフイン変換アドレス発生回路で発生されたアフ
イン変換アドレスおよび画像メモリ領域外検出回
路の検出信号は、リード信号と共に制御バス経由
で第１画像メモリに転送される。これにより制御
バスのアドレスバス上のアフイン変換アドレスの
指定する画素位置の画像データが第１画像メモリ
から読出される。この第１画像メモリから読出さ
れる画像データは、制御バス上の上記検出信号と
共にゲート回路に供給される。このゲート回路
は、第１画像メモリから読出される画像データを
制御バス上の上記検出信号に応じてそのまま或は
所定画像データに変換して出力する。このゲート
回路から出力される画像データは、制御バスから
独立して設けられた画像バズを経由してデータ転
送を示すビジー信号と共に第２画像メモリに転送
される。これにより第２画像メモリでは、同メモ
リ内部で順次発生されるラスタアドレスに従つ
て、その取込み画像データを格納する動作が行な
われる。
以上の構成によれば、アフイン変換アドレスの
指定する第１画像メモリ（読出し画像メモリ）か
ら画像バスを読出すリードサイクル中でも、同画
像データをラスタアドレスの指定する第２画像メ
モリ（書込み画像メモリ）に格納するライトサイ
クルが実現できる。しかも、アフイン変換アドレ
ス計算結果が画像メモリ領域外となつた場合に
は、読出し画像メモリから読出される無意味な画
像データを所定画像データに置換えることができ
る。またアフイン変換アドレスの指定する画素位
置が予め設定されているウインドウ外であるか否
かを検出するウインドウ外検出回路を設け、この
ウインドウ外検出回路の検出信号を画像メモリ領
域外検出回路の検出信号と共に上記のゲート回路
に導くことにより、アフイン変換アドレス計算結
果が予め設定されているウインドウ外となつた場
合には、読出し画像メモリから読出される無意味
な画像データを所定画像データに置換えられるこ
とも可能となる。
指定する第１画像メモリ（読出し画像メモリ）か
ら画像バスを読出すリードサイクル中でも、同画
像データをラスタアドレスの指定する第２画像メ
モリ（書込み画像メモリ）に格納するライトサイ
クルが実現できる。しかも、アフイン変換アドレ
ス計算結果が画像メモリ領域外となつた場合に
は、読出し画像メモリから読出される無意味な画
像データを所定画像データに置換えることができ
る。またアフイン変換アドレスの指定する画素位
置が予め設定されているウインドウ外であるか否
かを検出するウインドウ外検出回路を設け、この
ウインドウ外検出回路の検出信号を画像メモリ領
域外検出回路の検出信号と共に上記のゲート回路
に導くことにより、アフイン変換アドレス計算結
果が予め設定されているウインドウ外となつた場
合には、読出し画像メモリから読出される無意味
な画像データを所定画像データに置換えられるこ
とも可能となる。
（実施例）
第１実施例
第１図はこの発明の第１実施例を示す画像処理
装置のブロツク構成図である。同図において、３
１は書込み画像メモリ、３２は読出し画像メモ
リ、３３はアフイン変換アドレス発生回路であ
る。アフイン変換アドレス発生回路３３は、ラス
タアドレスをもとにアフイン変換アドレス計算を
行なうアフイン変換アドレス計算回路３４と、こ
のアドレス計算回路３４のアフイン変換アドレス
計算結果が画像メモリ領域外となつたことを同回
路３４でのアドレス計算で発生されるサインビツ
トＳおよびキヤリービツトＣにより検出し画像メ
モリ領域外検出信号を出力する画像メモリ領域外
検出回路３５とを有している。なお、画像メモリ
領域外検出回路３５は、アフイン変換アドレス発
生回路３３の外部に設けられていてもよい。
装置のブロツク構成図である。同図において、３
１は書込み画像メモリ、３２は読出し画像メモ
リ、３３はアフイン変換アドレス発生回路であ
る。アフイン変換アドレス発生回路３３は、ラス
タアドレスをもとにアフイン変換アドレス計算を
行なうアフイン変換アドレス計算回路３４と、こ
のアドレス計算回路３４のアフイン変換アドレス
計算結果が画像メモリ領域外となつたことを同回
路３４でのアドレス計算で発生されるサインビツ
トＳおよびキヤリービツトＣにより検出し画像メ
モリ領域外検出信号を出力する画像メモリ領域外
検出回路３５とを有している。なお、画像メモリ
領域外検出回路３５は、アフイン変換アドレス発
生回路３３の外部に設けられていてもよい。
書込み画像メモリ３１、読出し画像メモリ３２
およびアフイン変換アドレス発生回路３３は、装
置全体を制御するCPU（図示せず）と共に制御バ
ス４０に接続されている。また書込み画像メモリ
３１および読出し画像メモリ３２は、制御バス４
０から独立して設けられた画像バス５０に接続さ
れている。制御バス４０は、例えば24ビツト構成
のアドレスの転送に供されるアドレスバス４１、
各種データの転送に供給されるデータバス４２、
リード信号線４３、ライト信号線４４および上記
画像メモリ領域外検出信号の転送に供される領域
外検出信号線４５を有している。一方、画像バス
５０は、画像データ転送に供される画像データバ
ス５１、および同バス５１がビジー状態にあるこ
と（即ち画像データ転送中であること）を示すビ
ジー信号線５２を有している。読出し画像メモリ
３２は、制御バス４０の領域外検出信号線４５上
の画像メモリ領域外検出信号により、内部続出し
画像データをそのまま或は“０”（オール“０”）
にして出力するゲート回路３６と、ゲート回路３
６から出力される画像データを画像バス５０の画
像データバス５１上に送出する出力ドライバ６３
とを有している。この読出し画像メモリ３２の更
に具体的な構成は第４図に示されている。
およびアフイン変換アドレス発生回路３３は、装
置全体を制御するCPU（図示せず）と共に制御バ
ス４０に接続されている。また書込み画像メモリ
３１および読出し画像メモリ３２は、制御バス４
０から独立して設けられた画像バス５０に接続さ
れている。制御バス４０は、例えば24ビツト構成
のアドレスの転送に供されるアドレスバス４１、
各種データの転送に供給されるデータバス４２、
リード信号線４３、ライト信号線４４および上記
画像メモリ領域外検出信号の転送に供される領域
外検出信号線４５を有している。一方、画像バス
５０は、画像データ転送に供される画像データバ
ス５１、および同バス５１がビジー状態にあるこ
と（即ち画像データ転送中であること）を示すビ
ジー信号線５２を有している。読出し画像メモリ
３２は、制御バス４０の領域外検出信号線４５上
の画像メモリ領域外検出信号により、内部続出し
画像データをそのまま或は“０”（オール“０”）
にして出力するゲート回路３６と、ゲート回路３
６から出力される画像データを画像バス５０の画
像データバス５１上に送出する出力ドライバ６３
とを有している。この読出し画像メモリ３２の更
に具体的な構成は第４図に示されている。
さて、この実施例では一種のメモリマツプド
Ｉ／Ｏ方式を採用している。このため、制御バス
４０に接続される各種画像メモリの画像メモリ領
域は、制御バス４０上では、24ビツト構成のアド
レスでサポートされる16M（メガ）バイトのアド
レス空間の後8Mバイト領域に、1Mバイト単位で
リニアに割当てられる。なお、前8Mバイト領域
には、書込み画像メモリ３１、読出し画像メモリ
３２およびアフイン変換アドレス発生回路３３な
ど制御バス４０に接続される各装置内の各種デバ
イスを指定するための機器アドレスの領域等（制
御アドレス領域と呼ぶ）か割当てられる。
Ｉ／Ｏ方式を採用している。このため、制御バス
４０に接続される各種画像メモリの画像メモリ領
域は、制御バス４０上では、24ビツト構成のアド
レスでサポートされる16M（メガ）バイトのアド
レス空間の後8Mバイト領域に、1Mバイト単位で
リニアに割当てられる。なお、前8Mバイト領域
には、書込み画像メモリ３１、読出し画像メモリ
３２およびアフイン変換アドレス発生回路３３な
ど制御バス４０に接続される各装置内の各種デバ
イスを指定するための機器アドレスの領域等（制
御アドレス領域と呼ぶ）か割当てられる。
第２図はアドレスバス４１を介して転送される
アドレスが画像メモリ領域内画素位置を示す場合
のフオーマツトを示し、第３図はこのアドレスで
サポートされるアドレス空間内に割当てられた画
像メモリ領域を示す。このアドレスは、画像メモ
リ領域用のアドレス空間または制御アドレス領域
用アドレス空間のいずれかを指定するベース番号
Ｂ（１ビツト）、このベース番号Ｂが画像メモリ領
域用のアドレス空間を指定している場合（ここで
はＢ＝１）に1Mバイトの画像メモリ領域の１つ
を指定する画像メモリ番号GM（３ビツト）、画像
メモリ領域内画素位置を示す２次元アドレスであ
るＹアドレスおよびＸアドレス（いずれも10ビツ
ト）から成る。
アドレスが画像メモリ領域内画素位置を示す場合
のフオーマツトを示し、第３図はこのアドレスで
サポートされるアドレス空間内に割当てられた画
像メモリ領域を示す。このアドレスは、画像メモ
リ領域用のアドレス空間または制御アドレス領域
用アドレス空間のいずれかを指定するベース番号
Ｂ（１ビツト）、このベース番号Ｂが画像メモリ領
域用のアドレス空間を指定している場合（ここで
はＢ＝１）に1Mバイトの画像メモリ領域の１つ
を指定する画像メモリ番号GM（３ビツト）、画像
メモリ領域内画素位置を示す２次元アドレスであ
るＹアドレスおよびＸアドレス（いずれも10ビツ
ト）から成る。
第４図は読出し画像メモリ３２のブロツク構成
を示すもので、６１は画像データを格納する1M
バイトのRAMである。このRAM６１のアドレ
ス領域は、読出し画像メモリ３２に固有のアドレ
ス空間内画像メモリ領域に割当てられる。RAM
６１のアドレスポートＡにはアドレスバス４１上
のアドレス中のＹおよびＸアドレスが供給され
る。６２はRAM６１から読出される画像データ
を制御バス４０のデータバス４２上に送出する出
力ドライバ、３６は前記したゲート回路、６３は
同じく出力ドライバである。ゲート回路３６は、
例えばアンドゲート群で構成される。
を示すもので、６１は画像データを格納する1M
バイトのRAMである。このRAM６１のアドレ
ス領域は、読出し画像メモリ３２に固有のアドレ
ス空間内画像メモリ領域に割当てられる。RAM
６１のアドレスポートＡにはアドレスバス４１上
のアドレス中のＹおよびＸアドレスが供給され
る。６２はRAM６１から読出される画像データ
を制御バス４０のデータバス４２上に送出する出
力ドライバ、３６は前記したゲート回路、６３は
同じく出力ドライバである。ゲート回路３６は、
例えばアンドゲート群で構成される。
６４はアドレスバス４１上のアドレス中のベー
ス番号Ｂおよび画像メモリ番号GMをデコード
し、同アドレスが読出し画像メモリ３２に割当て
られた画像メモリ領域を指定しているか否か、即
ち読出し画像メモリ３２内のRAM６１が指定さ
れているか否かを検出しアドレス検出信号を出力
するアドレスデコーダ、６５はこのアドレス検出
信号およびリード信号線４３上のリード信号が供
給されるアンドゲートＡである。このアンドゲー
ト６５の出力信号は出力ドライバ６２の出力制御
に用いられる。６６はCPU（図示せず）からの指
定によりセツトしアフイン変換における画像読出
し側であることを示すフリツプフロツプ（以下、
Ｆ／Ｆと称する）、６７はＦ／Ｆ６６のＱ出力信
号およびアンドゲート６５の出力信号が供給され
るアンドゲートＡ，６８は画像バス制御回路であ
る。画像バス制御回路６８は、アンドゲート６７
の出力信号および画像バス５０中の図示せぬクロ
ツク信号線からのクロツク信号CLKをもとに、
画像バス５０のビジー信号線５２にはビジー信号
を、出力ドライバ６３には出力制御信号を、クロ
ツク信号CLKに同期して出力するようになつて
いる。
ス番号Ｂおよび画像メモリ番号GMをデコード
し、同アドレスが読出し画像メモリ３２に割当て
られた画像メモリ領域を指定しているか否か、即
ち読出し画像メモリ３２内のRAM６１が指定さ
れているか否かを検出しアドレス検出信号を出力
するアドレスデコーダ、６５はこのアドレス検出
信号およびリード信号線４３上のリード信号が供
給されるアンドゲートＡである。このアンドゲー
ト６５の出力信号は出力ドライバ６２の出力制御
に用いられる。６６はCPU（図示せず）からの指
定によりセツトしアフイン変換における画像読出
し側であることを示すフリツプフロツプ（以下、
Ｆ／Ｆと称する）、６７はＦ／Ｆ６６のＱ出力信
号およびアンドゲート６５の出力信号が供給され
るアンドゲートＡ，６８は画像バス制御回路であ
る。画像バス制御回路６８は、アンドゲート６７
の出力信号および画像バス５０中の図示せぬクロ
ツク信号線からのクロツク信号CLKをもとに、
画像バス５０のビジー信号線５２にはビジー信号
を、出力ドライバ６３には出力制御信号を、クロ
ツク信号CLKに同期して出力するようになつて
いる。
第５図は書込み画像メモリ３１のブロツク構成
を示すもので、７１は画像データを格納する1M
バイトのRAMである。このRAM７１のアドレ
ス領域は、書込み画像メモリ３１に固有のアドレ
ス空間内画像メモリ領域に割当てられる。RAM
６１のアドレスポートＡにはアドレスバス４１上
のアドレス中のＹおよびＸアドレスが供給され
る。７２は制御バス４０のデータバス４２上の画
像データをRAM７１に入力する入力ドライバ、
７３は画像バス５０の画像データバス５１上の画
像データをRAM７１に入力する入力ドライバで
ある。
を示すもので、７１は画像データを格納する1M
バイトのRAMである。このRAM７１のアドレ
ス領域は、書込み画像メモリ３１に固有のアドレ
ス空間内画像メモリ領域に割当てられる。RAM
６１のアドレスポートＡにはアドレスバス４１上
のアドレス中のＹおよびＸアドレスが供給され
る。７２は制御バス４０のデータバス４２上の画
像データをRAM７１に入力する入力ドライバ、
７３は画像バス５０の画像データバス５１上の画
像データをRAM７１に入力する入力ドライバで
ある。
７４はアドレスバス４１上のアドレス中のベー
ス番号Ｂおよび画像メモリ番号GMをデコード
し、同アドレスが書込み画像メモリ３１に割当て
られた画像メモリ領域を指定しているか否か、即
ち書込み画像メモリ３１内のRAM７１が指定さ
れているか否かを検出しアドレス検出信号を出力
するアドレスデコーダ、７５はこのアドレス検出
信号およびライト信号線４４上のライト信号が供
給されるアンドゲートＡである。このアンドゲー
ト７５の出力信号は入力ドライバ７２の入力制御
に用いられる。７６はCPU（図示せず）からの指
定によりセツトしアフイン変換における画像書込
み側であることを示すＦ／Ｆ（フリツプフロツ
プ）、７７はＦ／Ｆ７６のＱ出力信号および画像
バス５０のビジー信号線５２上のビジー信号が供
給されるアンドゲートＡである。このアンドゲー
ト７７の出力信号は入力ドライバ７３の入力制御
に用いられる。７８はアンドゲート７５またはア
ンドゲート７７の出力信号に応じてRAM７１に
対する書込みを制御する書込み制御回路である。
この書込み制御回路７８は、アンドゲート７７の
出力信号に応じ、次に述べるラスタアドレス発生
回路７９のラスタアドレス発生を指示するように
なつている。
ス番号Ｂおよび画像メモリ番号GMをデコード
し、同アドレスが書込み画像メモリ３１に割当て
られた画像メモリ領域を指定しているか否か、即
ち書込み画像メモリ３１内のRAM７１が指定さ
れているか否かを検出しアドレス検出信号を出力
するアドレスデコーダ、７５はこのアドレス検出
信号およびライト信号線４４上のライト信号が供
給されるアンドゲートＡである。このアンドゲー
ト７５の出力信号は入力ドライバ７２の入力制御
に用いられる。７６はCPU（図示せず）からの指
定によりセツトしアフイン変換における画像書込
み側であることを示すＦ／Ｆ（フリツプフロツ
プ）、７７はＦ／Ｆ７６のＱ出力信号および画像
バス５０のビジー信号線５２上のビジー信号が供
給されるアンドゲートＡである。このアンドゲー
ト７７の出力信号は入力ドライバ７３の入力制御
に用いられる。７８はアンドゲート７５またはア
ンドゲート７７の出力信号に応じてRAM７１に
対する書込みを制御する書込み制御回路である。
この書込み制御回路７８は、アンドゲート７７の
出力信号に応じ、次に述べるラスタアドレス発生
回路７９のラスタアドレス発生を指示するように
なつている。
７９は書込み制御回路７８からの指示により画
像メモリ領域（RAM７１）のラスタアドレス
Ｉ，Ｊを発生するラスタアドレス発生回路、８０
はラスタアドレス発生回路７９からのラスタアド
レスまたはアドレスバス４１のアドレス中のＹ，
Ｘアドレスのいずれか一方をRAM７１のアドレ
スポートＡに選択出力するセレクタである。ラス
タアドレス発生回路７９のラスタ走査領域、即ち
書込み画像メモリ３１（のRAM７１）に対する
画像データの書込み先領域となるラスタ走査領域
（を示す情報）は、画像メモリ３１に対するCPU
からの指示（セツトアツプ動作）により予め設定
される。この設定されるラスタ走査領域は、アフ
イン変換アドレス発生回路３３に対するCPUか
らの指示（セツトアツプ動作）により同回路３３
に設定される（アフイン変換アドレス生成のため
の）ラスタ走査領域と同一サイズである。
像メモリ領域（RAM７１）のラスタアドレス
Ｉ，Ｊを発生するラスタアドレス発生回路、８０
はラスタアドレス発生回路７９からのラスタアド
レスまたはアドレスバス４１のアドレス中のＹ，
Ｘアドレスのいずれか一方をRAM７１のアドレ
スポートＡに選択出力するセレクタである。ラス
タアドレス発生回路７９のラスタ走査領域、即ち
書込み画像メモリ３１（のRAM７１）に対する
画像データの書込み先領域となるラスタ走査領域
（を示す情報）は、画像メモリ３１に対するCPU
からの指示（セツトアツプ動作）により予め設定
される。この設定されるラスタ走査領域は、アフ
イン変換アドレス発生回路３３に対するCPUか
らの指示（セツトアツプ動作）により同回路３３
に設定される（アフイン変換アドレス生成のため
の）ラスタ走査領域と同一サイズである。
次に、この発明の一実施例の動作を第６図のタ
イミングチヤート、第７図に示すアフイン変換前
後の画像例を参照して説明する。
イミングチヤート、第７図に示すアフイン変換前
後の画像例を参照して説明する。
CPUは読出し画像メモリ３２中の画像の縮小、
拡大、回転を行なつて書込み画像メモリ３１へ出
力するアフイン変換を行なう場合、書込み画像メ
モリ３１、読出し画像メモリ３２およびアフイン
変換アドレス発生回路３３に対し必要なセツトア
ツプ動作を行ない、起動をかける。これにより書
込み画像メモリ３１のＦ／Ｆ７６、読出し画像メ
モリ３２のＦ／Ｆ６６がいずれもセツトする。ま
た書込み画像メモリ３１内のラスタアドレス発生
回路７９には、書込み画像メモリ３１（のRAM
７１）に画像データを書込む場合のラスタ走査の
対象となるラスタ走査領域（を示す情報）が設定
される。またアフイン変換アドレス発生回路３３
には、ラスタアドレス発生回路７９に設定される
ラスタ走査領域と同一サイズのラスタ走査領域
（を示す情報）が設定され、同回路３３内のアフ
イン変換アドレス計算回路３４は、その領域に対
するラスタ走査に従うラスタアドレス、即ち書込
み画像メモリ３１（のRAM７１）に対する画像
データの書込み先となるラスタアドレスＩ，Ｊに
対応するラスタアドレスＩ，Ｊをもとに、前記し
た式(1)，(2)に従つてアフイン変換アドレスＸ，Ｙ
を計算する。このときアフイン変換アドレス計算
回路３４は、アフイン変換アドレス計算結果がア
ンダーフロー（負）となつたか否かを示すサイン
ビツトＳとオーバフローとなつたか否かを示すキ
ヤリービツトＣを発生する。これら両ビツトＳ，
Ｃは画像メモリ領域外検出回路３５に供給され
る。この検出回路３５は、サインビツトＳがアン
ダーフローを示すか、或はキヤリービツトＣがオ
ーバフローを示す場合には、アフイン変換アドレ
ス計算結果の示す画素位置が（読出し画像メモリ
３２の）画像メモリ領域外であることを検出し、
その旨を示す論理“１”の画像メモリ領域外検出
信号を制御バス４０の領域外検出信号線４５に出
力する。
拡大、回転を行なつて書込み画像メモリ３１へ出
力するアフイン変換を行なう場合、書込み画像メ
モリ３１、読出し画像メモリ３２およびアフイン
変換アドレス発生回路３３に対し必要なセツトア
ツプ動作を行ない、起動をかける。これにより書
込み画像メモリ３１のＦ／Ｆ７６、読出し画像メ
モリ３２のＦ／Ｆ６６がいずれもセツトする。ま
た書込み画像メモリ３１内のラスタアドレス発生
回路７９には、書込み画像メモリ３１（のRAM
７１）に画像データを書込む場合のラスタ走査の
対象となるラスタ走査領域（を示す情報）が設定
される。またアフイン変換アドレス発生回路３３
には、ラスタアドレス発生回路７９に設定される
ラスタ走査領域と同一サイズのラスタ走査領域
（を示す情報）が設定され、同回路３３内のアフ
イン変換アドレス計算回路３４は、その領域に対
するラスタ走査に従うラスタアドレス、即ち書込
み画像メモリ３１（のRAM７１）に対する画像
データの書込み先となるラスタアドレスＩ，Ｊに
対応するラスタアドレスＩ，Ｊをもとに、前記し
た式(1)，(2)に従つてアフイン変換アドレスＸ，Ｙ
を計算する。このときアフイン変換アドレス計算
回路３４は、アフイン変換アドレス計算結果がア
ンダーフロー（負）となつたか否かを示すサイン
ビツトＳとオーバフローとなつたか否かを示すキ
ヤリービツトＣを発生する。これら両ビツトＳ，
Ｃは画像メモリ領域外検出回路３５に供給され
る。この検出回路３５は、サインビツトＳがアン
ダーフローを示すか、或はキヤリービツトＣがオ
ーバフローを示す場合には、アフイン変換アドレ
ス計算結果の示す画素位置が（読出し画像メモリ
３２の）画像メモリ領域外であることを検出し、
その旨を示す論理“１”の画像メモリ領域外検出
信号を制御バス４０の領域外検出信号線４５に出
力する。
アフイン変換アドレス発生回路３３は、回路３
４で計算されたアフイン変換アドレスＸ，ＹにＢ
＝１のベース番号Ｂおよび読出し画像メモリ３２
を指定する画像メモリ番号GMを付加し、24ビツ
トのアドレスとして制御バス４０のアドレスバス
４１上に送出する。このときアフイン変換アドレ
ス発生回路３３は、リード信号線４３上に論理
“１”のリード信号を送出する。アフイン変換ア
ドレス発生回路３３は、以上の動作をラスタ走査
に従うラスタアドレスＩ，Ｊを更新発生しながら
制御バス４０のバスサイクル毎（1T毎）に繰返
す。したがつて、アドレスバス４１には、制御バ
ス４０のバスサイクル毎に第６図に示すようにア
フイン変換アドレスＸ，Ｙが出力されることにな
り、従来のようにアフイン変換アドレスＸ，Ｙと
ラスタアドレスＩ，Ｊとが1T毎に交互に出力さ
れるのではないことに注意されたい。
４で計算されたアフイン変換アドレスＸ，ＹにＢ
＝１のベース番号Ｂおよび読出し画像メモリ３２
を指定する画像メモリ番号GMを付加し、24ビツ
トのアドレスとして制御バス４０のアドレスバス
４１上に送出する。このときアフイン変換アドレ
ス発生回路３３は、リード信号線４３上に論理
“１”のリード信号を送出する。アフイン変換ア
ドレス発生回路３３は、以上の動作をラスタ走査
に従うラスタアドレスＩ，Ｊを更新発生しながら
制御バス４０のバスサイクル毎（1T毎）に繰返
す。したがつて、アドレスバス４１には、制御バ
ス４０のバスサイクル毎に第６図に示すようにア
フイン変換アドレスＸ，Ｙが出力されることにな
り、従来のようにアフイン変換アドレスＸ，Ｙと
ラスタアドレスＩ，Ｊとが1T毎に交互に出力さ
れるのではないことに注意されたい。
アドレスバス４１上のアドレスのうちＹおよび
Ｘアドレスは、読出し画像メモリ３２のRAM６
１のアドレスポートＡに導かれ、これによりＹ，
Ｘアドレスで指定されるRAM６１内アドレス位
置（画素位置）の画像データが出力ドライバ６２
およびゲート回路３６に読出される。このゲート
回路３６には制御バス４０の領域外検出信号線４
５上の画像メモリ領域外検出信号も供給される。
ゲート回路３６は、画像メモリ領域外検出信号が
論理“１”の場合には、即ちアフイン変換アドレ
ス計算回路３４の計算結果の示す画素位置が画像
メモリ領域外である場合には、RAM６１から読
出された画像データを強制的に“０”（オール
“０”）にして、そうでない場合（即ち画像メモリ
領域内の場合）にはそのまま、出力ドライバ６３
に出力する。
Ｘアドレスは、読出し画像メモリ３２のRAM６
１のアドレスポートＡに導かれ、これによりＹ，
Ｘアドレスで指定されるRAM６１内アドレス位
置（画素位置）の画像データが出力ドライバ６２
およびゲート回路３６に読出される。このゲート
回路３６には制御バス４０の領域外検出信号線４
５上の画像メモリ領域外検出信号も供給される。
ゲート回路３６は、画像メモリ領域外検出信号が
論理“１”の場合には、即ちアフイン変換アドレ
ス計算回路３４の計算結果の示す画素位置が画像
メモリ領域外である場合には、RAM６１から読
出された画像データを強制的に“０”（オール
“０”）にして、そうでない場合（即ち画像メモリ
領域内の場合）にはそのまま、出力ドライバ６３
に出力する。
さて、アドレスバス４１上のアドレスのうちベ
ース番号Ｂおよび画像メモリ番号GMは読出し画
像メモリ３２のアドレスデコーダ６４に導かれ
る。アドレスデコーダ６４は、この例のようにベ
ース番号Ｂが１で画像メモリ番号GMが読出し画
像メモリ３２を示している場合、論理“１”のア
ドレス検出信号を出力する。このアドレス検出信
号は、リード信号線４３上のリード信号と共にア
ンドゲート６５に供給され、これによりアンドゲ
ート６５から論理“１”の出力信号が出力され
る。出力ドライバ６２は、アンドゲート６５から
の論理“１”の出力信号により出力イネーブル状
態となり、RAM６１から読出された画像データ
を制御バス４０のデータバス４２上に送出する。
ース番号Ｂおよび画像メモリ番号GMは読出し画
像メモリ３２のアドレスデコーダ６４に導かれ
る。アドレスデコーダ６４は、この例のようにベ
ース番号Ｂが１で画像メモリ番号GMが読出し画
像メモリ３２を示している場合、論理“１”のア
ドレス検出信号を出力する。このアドレス検出信
号は、リード信号線４３上のリード信号と共にア
ンドゲート６５に供給され、これによりアンドゲ
ート６５から論理“１”の出力信号が出力され
る。出力ドライバ６２は、アンドゲート６５から
の論理“１”の出力信号により出力イネーブル状
態となり、RAM６１から読出された画像データ
を制御バス４０のデータバス４２上に送出する。
アンドゲート６５の論理“１”の出力信号は
Ｆ／Ｆ６６の論理“１”のＱ出力信号と共にアン
ドゲート６７に供給され、これによりアンドゲー
ト６７から論理“１”の出力信号が出力される。
画像バス制御回路６８はアンドゲート６７の出力
信号が論理“１”の期間中、クロツク信号CLK
に同期した論理“１”のビジー信号を画像バス５
０のビジー信号線５２に出力すると共に、出力ド
ライバ６３を出力イネーブル状態に設定する。こ
れにより出力ドライバ６３は、ゲート回路３６か
ら出力された画像データ（即ちRAM６１から読
出された画像データまたは“０”データ）を画像
バス５０の画像データバス５１上に送出する。
Ｆ／Ｆ６６の論理“１”のＱ出力信号と共にアン
ドゲート６７に供給され、これによりアンドゲー
ト６７から論理“１”の出力信号が出力される。
画像バス制御回路６８はアンドゲート６７の出力
信号が論理“１”の期間中、クロツク信号CLK
に同期した論理“１”のビジー信号を画像バス５
０のビジー信号線５２に出力すると共に、出力ド
ライバ６３を出力イネーブル状態に設定する。こ
れにより出力ドライバ６３は、ゲート回路３６か
ら出力された画像データ（即ちRAM６１から読
出された画像データまたは“０”データ）を画像
バス５０の画像データバス５１上に送出する。
画像バス５０上の画像データ、即ちアフイン変
換アドレスＸ，Ｙで示されるRAM６１内画素位
置の画像データ（または“０”データ）は、書込
み画像メモリ３１の入力ドライバ７３に導かれ
る。またビジー信号線５２上の論理“１”のビジ
ー信号は、書込み画像メモリ３１のアンドゲート
７７に供給される。このアンドゲート７７には
Ｆ／Ｆ７６の論理“１”のＱ出力信号も供給され
ている。これによりアンドゲート７７から論理
“１”の出力信号が出力される。このアンドゲー
ト７７の論理“１”の出力信号は、入力ドライバ
７３および書込み制御回路７８に供給される。入
力ドライバ７３は、アンドゲート７７からの出力
信号が論理“１”の場合、画像データバス５１上
の画像データをRAM７１に入力する。また書込
み制御回路７８は、アンドゲート７７からの出力
信号が論理“１”の場合、ラスタアドレス発生回
路７９に対してラスタアドレス発生を指示すると
共に、RAM７１にライト信号を供給してRAM
７１の書込み制御を行なう。なお、書込み制御回
路７８は、アンドゲート７５の出力信号が論理
“１”の場合にもRAM７１の書込み制御を行な
う。
換アドレスＸ，Ｙで示されるRAM６１内画素位
置の画像データ（または“０”データ）は、書込
み画像メモリ３１の入力ドライバ７３に導かれ
る。またビジー信号線５２上の論理“１”のビジ
ー信号は、書込み画像メモリ３１のアンドゲート
７７に供給される。このアンドゲート７７には
Ｆ／Ｆ７６の論理“１”のＱ出力信号も供給され
ている。これによりアンドゲート７７から論理
“１”の出力信号が出力される。このアンドゲー
ト７７の論理“１”の出力信号は、入力ドライバ
７３および書込み制御回路７８に供給される。入
力ドライバ７３は、アンドゲート７７からの出力
信号が論理“１”の場合、画像データバス５１上
の画像データをRAM７１に入力する。また書込
み制御回路７８は、アンドゲート７７からの出力
信号が論理“１”の場合、ラスタアドレス発生回
路７９に対してラスタアドレス発生を指示すると
共に、RAM７１にライト信号を供給してRAM
７１の書込み制御を行なう。なお、書込み制御回
路７８は、アンドゲート７５の出力信号が論理
“１”の場合にもRAM７１の書込み制御を行な
う。
さて、書込み画像メモリ３１内のラスタアドレ
ス発生回路７９は、書込み制御回路７８からラス
タアドレス発生が指示されると、CPUにより予
め指定された（前記アフイン変換アドレス発生回
路３３に設定されるラスタ走査領域と同一サイズ
の）ラスタ走査領域のラスタ走査を開始し、アフ
イン変換アドレス発生回路３３で使用されるラス
タアドレスＩ，Ｊに対応するラスタアドレスＩ，
Ｊを更新発生する。このラスタアドレス発生回路
７９により発生されるラスタアドレスの示すラス
タ走査領域内画素位置は、アフイン変換アドレス
発生回路３３で使用されるラスタアドレスの示す
ラスタ走査領域内画素位置と一致する。なお、ラ
スタアドレス発生回路７９のラスタ走査の速度
は、アフイン変換アドレス発生回路３３のそれに
一致させる必要があることは勿論である。また、
ラスタアドレス発生回路７９のラスタ走査の開始
タイミングは、アフイン変換アドレス計算回路３
４でアフイン変換アドレスを計算し、そのアドレ
スを用いて読出し画像メモリ３２から画像データ
を読出し、その読出した画像データを書込み画像
メモリ３１に転送するまでの時間だけ、アフイン
変換アドレス発生回路３３でのラスタ走査の開始
タイミングより遅れるように設定される必要があ
ることも勿論である。この設定は、CPUからの
セツトアツプ動作により行なわれる。ラスタアド
レス発生回路７９で発生されるラスタアドレス
Ｉ，Ｊはセレクタ８０により選択され、RAM７
１のアドレスポートＡに出力される。しかして、
入力ドライバ７３によりRAM６１に入力される
画像データバス５１上の画像データは、セレクタ
８０から選択出力されるラスタアドレスＩ，Ｊで
指定されるRAM６１内アドレス位置（画素位
置）に、書込み制御回路７８からのライト信号に
より書込まれる。
ス発生回路７９は、書込み制御回路７８からラス
タアドレス発生が指示されると、CPUにより予
め指定された（前記アフイン変換アドレス発生回
路３３に設定されるラスタ走査領域と同一サイズ
の）ラスタ走査領域のラスタ走査を開始し、アフ
イン変換アドレス発生回路３３で使用されるラス
タアドレスＩ，Ｊに対応するラスタアドレスＩ，
Ｊを更新発生する。このラスタアドレス発生回路
７９により発生されるラスタアドレスの示すラス
タ走査領域内画素位置は、アフイン変換アドレス
発生回路３３で使用されるラスタアドレスの示す
ラスタ走査領域内画素位置と一致する。なお、ラ
スタアドレス発生回路７９のラスタ走査の速度
は、アフイン変換アドレス発生回路３３のそれに
一致させる必要があることは勿論である。また、
ラスタアドレス発生回路７９のラスタ走査の開始
タイミングは、アフイン変換アドレス計算回路３
４でアフイン変換アドレスを計算し、そのアドレ
スを用いて読出し画像メモリ３２から画像データ
を読出し、その読出した画像データを書込み画像
メモリ３１に転送するまでの時間だけ、アフイン
変換アドレス発生回路３３でのラスタ走査の開始
タイミングより遅れるように設定される必要があ
ることも勿論である。この設定は、CPUからの
セツトアツプ動作により行なわれる。ラスタアド
レス発生回路７９で発生されるラスタアドレス
Ｉ，Ｊはセレクタ８０により選択され、RAM７
１のアドレスポートＡに出力される。しかして、
入力ドライバ７３によりRAM６１に入力される
画像データバス５１上の画像データは、セレクタ
８０から選択出力されるラスタアドレスＩ，Ｊで
指定されるRAM６１内アドレス位置（画素位
置）に、書込み制御回路７８からのライト信号に
より書込まれる。
上記したように、この実施例では、読出し画像
メモリ３２から読出されるアフイン変換アドレス
Ｘ，Ｙ位置の画像データを、制御バス４０から独
立した画像バス５０を介してビジー信号と共に書
込み画像メモリ３１に転送することにより、読出
し画像メモリ３２からの画像データを書込み画像
メモリ３１に入力する動作が画像バス５０（のビ
ジー信号線５２）上のビジー信号に応じて行なえ
る。しかも、書込み画像メモリ３１に入力された
画像データは、書込み画像メモリ３１内（のラス
タアドレス発生回路７９）で発生されるラスタア
ドレスＩ，Ｊに従つて正しい画素位置に書込まれ
る。したがつて、アフイン変換アドレス発生回路
３３は、読出し画像メモリ３２からの画像データ
読出しのためにアフイン変換アドレスＸ，Ｙおよ
びリード信号の発生を行なうリードサイクル（入
力動作）のみを繰返すだけでよく、従来のように
リードサイクルとライトサイクル（即ち読出し画
像メモリ３２から読出された画像データを書込み
画像メモリ３１に書込むために、同画像データと
共にラスタアドレスＩ，Ｊ並びにライト信号を制
御バス４０上に出力するサイクル）を繰返す必要
がなくなる。即ち、この実施例によれば、従来の
２倍の速度でアフイン変換が行なえる。なお、ラ
スタアドレス発生回路は画像メモリ内のメモリ領
域のラスタ走査のために通常に用意されているも
のであり、この実施例における画像メモリ３１内
のラスタアドレス発生回路７９も特別に設けられ
たものではない。この実施例は、この画像メモリ
３１に通常に用意されているラスタアドレス発生
回路７９をアフイン変換のためのラスタアドレス
Ｉ，Ｊ発生に有効に利用したものである。
メモリ３２から読出されるアフイン変換アドレス
Ｘ，Ｙ位置の画像データを、制御バス４０から独
立した画像バス５０を介してビジー信号と共に書
込み画像メモリ３１に転送することにより、読出
し画像メモリ３２からの画像データを書込み画像
メモリ３１に入力する動作が画像バス５０（のビ
ジー信号線５２）上のビジー信号に応じて行なえ
る。しかも、書込み画像メモリ３１に入力された
画像データは、書込み画像メモリ３１内（のラス
タアドレス発生回路７９）で発生されるラスタア
ドレスＩ，Ｊに従つて正しい画素位置に書込まれ
る。したがつて、アフイン変換アドレス発生回路
３３は、読出し画像メモリ３２からの画像データ
読出しのためにアフイン変換アドレスＸ，Ｙおよ
びリード信号の発生を行なうリードサイクル（入
力動作）のみを繰返すだけでよく、従来のように
リードサイクルとライトサイクル（即ち読出し画
像メモリ３２から読出された画像データを書込み
画像メモリ３１に書込むために、同画像データと
共にラスタアドレスＩ，Ｊ並びにライト信号を制
御バス４０上に出力するサイクル）を繰返す必要
がなくなる。即ち、この実施例によれば、従来の
２倍の速度でアフイン変換が行なえる。なお、ラ
スタアドレス発生回路は画像メモリ内のメモリ領
域のラスタ走査のために通常に用意されているも
のであり、この実施例における画像メモリ３１内
のラスタアドレス発生回路７９も特別に設けられ
たものではない。この実施例は、この画像メモリ
３１に通常に用意されているラスタアドレス発生
回路７９をアフイン変換のためのラスタアドレス
Ｉ，Ｊ発生に有効に利用したものである。
また、この実施例では、アフイン変換アドレス
計算回路３４の計算結果の示す画素位置が画像メ
モリ領域外である場合には、RAM６１から読出
された画像データはゲート回路３６により強制的
に“０”（オール“０”）にして出力ドライバ６３
に出力される。したがつて、ラスタアドレスＩ，
Ｊに従うアフイン変換アドレス計算で指定される
第７図ａに示す読出し対象画像領域のうち、実際
の画像メモリ領域からはずれる部分は、アフイン
変換（例えば45度の回転）後では第７図ｂに示す
ように“０”データに置換される。
計算回路３４の計算結果の示す画素位置が画像メ
モリ領域外である場合には、RAM６１から読出
された画像データはゲート回路３６により強制的
に“０”（オール“０”）にして出力ドライバ６３
に出力される。したがつて、ラスタアドレスＩ，
Ｊに従うアフイン変換アドレス計算で指定される
第７図ａに示す読出し対象画像領域のうち、実際
の画像メモリ領域からはずれる部分は、アフイン
変換（例えば45度の回転）後では第７図ｂに示す
ように“０”データに置換される。
ここで、読出し画像メモリ３２の出力ドライバ
６２により制御バス４０のデータバス４２上に出
力される画像データについて簡単に説明する。こ
の画像データは、書込み画像メモリ３１の入力ド
ライバ７２に導かれる。この入力ドライバ７２
は、アドレスデコーダ７４によりアドレス検出が
なされ（即ちアドレスバス４１上のベース番号Ｂ
が１で画像メモリ番号GMが書込み画像メモリ３
１を示している場合で）、且つライト信号線４４
より論理“１”のライト信号が供給された場合に
のみ入力イネーブル状態となる。このため、この
実施例のようにアフイン変換アドレス発生回路３
３がリードサイクルだけを繰返している場合に
は、入力ドライバ７２による画像データ入力は行
なわれない。
６２により制御バス４０のデータバス４２上に出
力される画像データについて簡単に説明する。こ
の画像データは、書込み画像メモリ３１の入力ド
ライバ７２に導かれる。この入力ドライバ７２
は、アドレスデコーダ７４によりアドレス検出が
なされ（即ちアドレスバス４１上のベース番号Ｂ
が１で画像メモリ番号GMが書込み画像メモリ３
１を示している場合で）、且つライト信号線４４
より論理“１”のライト信号が供給された場合に
のみ入力イネーブル状態となる。このため、この
実施例のようにアフイン変換アドレス発生回路３
３がリードサイクルだけを繰返している場合に
は、入力ドライバ７２による画像データ入力は行
なわれない。
第２実施例
第８図はこの発明の第２実施例を示す画像処理
装置のブロツク構成図であり、第１図と同一部分
には同一符号を付してある。第８図の画像処理装
置は、ウインドウが設定される場合のアフイン変
換に好適するもので、第１図の画像処理装置と異
なる点は、読出し画像メモリ３２に代えて読出し
画像メモリ８２が用いられていることである。こ
の読出し画像メモリ８２は、データバス４２上の
アドレスバス中のＹ，Ｘアドレスで示される画素
位置がウインドウ外にあることを検出しウインド
ウ外検出信号を出力するウインドウ外検出回路８
３と、この検出回路８３からのウインドウ外検出
信号および制御バス４０の領域外検出信号線４５
上の画像メモリ領域外検出信号が供給されるオア
ゲート（OR）８４とを第１図の読出し画像メモ
リ３２に更に設け、このオアゲート８４の出力信
号を領域外検出信号線４５上の画像メモリ領域外
検出信号に代えてゲート回路３６に供給する構成
とすることにより実現される。
装置のブロツク構成図であり、第１図と同一部分
には同一符号を付してある。第８図の画像処理装
置は、ウインドウが設定される場合のアフイン変
換に好適するもので、第１図の画像処理装置と異
なる点は、読出し画像メモリ３２に代えて読出し
画像メモリ８２が用いられていることである。こ
の読出し画像メモリ８２は、データバス４２上の
アドレスバス中のＹ，Ｘアドレスで示される画素
位置がウインドウ外にあることを検出しウインド
ウ外検出信号を出力するウインドウ外検出回路８
３と、この検出回路８３からのウインドウ外検出
信号および制御バス４０の領域外検出信号線４５
上の画像メモリ領域外検出信号が供給されるオア
ゲート（OR）８４とを第１図の読出し画像メモ
リ３２に更に設け、このオアゲート８４の出力信
号を領域外検出信号線４５上の画像メモリ領域外
検出信号に代えてゲート回路３６に供給する構成
とすることにより実現される。
第９図はウインドウ外検出回路８３のブロツク
構成を示す。同図において、８５はウインドウの
Ｘ方向開始位置XSが設定されるXSレジスタ、８
６は同じくＸ方向終了位置XEが設定されるXEレ
ジスタである。８７はウインドウのＹ方向開始位
置YSが設定されるYSレジスタ、８８は同じくＹ
方向終了位置YEが設定されるYEレジスタである。
これらレジスタ８５〜８９の入力はデータバス４
２に接続されている。８９はアドレスバス４１上
のアドレス中のＹおよびＸアドレスが保持される
YXレジスタである。９１はYXレジスタ８９内
のＸアドレスがXSレジスタ８５の示すＸ方向開
始位置XSより小さいことを検出する比較器、９
２はYXレジスタ８９内のＸアドレスがXEレジス
タ８６の示すＸ方向終了位置XEより大きいこと
を検出する比較器である。９３はYXレジスタ８
９内のＹアドレスがYSレジスタ８７の示すＹ方
向開始位置YSより小さいことを検出する比較器、
９４はYXレジスタ８９内のＹアドレスがYEレジ
スタ８８の示すＹ方向開始位置YEより大きいこ
とを検出する比較器、９５は比較器９１〜９４の
出力信号のオア（OR）をとりウインドウ外検出
信号として出力するオアゲート（OR）である。
構成を示す。同図において、８５はウインドウの
Ｘ方向開始位置XSが設定されるXSレジスタ、８
６は同じくＸ方向終了位置XEが設定されるXEレ
ジスタである。８７はウインドウのＹ方向開始位
置YSが設定されるYSレジスタ、８８は同じくＹ
方向終了位置YEが設定されるYEレジスタである。
これらレジスタ８５〜８９の入力はデータバス４
２に接続されている。８９はアドレスバス４１上
のアドレス中のＹおよびＸアドレスが保持される
YXレジスタである。９１はYXレジスタ８９内
のＸアドレスがXSレジスタ８５の示すＸ方向開
始位置XSより小さいことを検出する比較器、９
２はYXレジスタ８９内のＸアドレスがXEレジス
タ８６の示すＸ方向終了位置XEより大きいこと
を検出する比較器である。９３はYXレジスタ８
９内のＹアドレスがYSレジスタ８７の示すＹ方
向開始位置YSより小さいことを検出する比較器、
９４はYXレジスタ８９内のＹアドレスがYEレジ
スタ８８の示すＹ方向開始位置YEより大きいこ
とを検出する比較器、９５は比較器９１〜９４の
出力信号のオア（OR）をとりウインドウ外検出
信号として出力するオアゲート（OR）である。
次に第２実施例の動作を第１０図に示すアフイ
ン変換前後の画像例を参照して説明する。
ン変換前後の画像例を参照して説明する。
今、CPUからの指示により、XSレジスタ８５
にＸ方向開始位置XSが、XEレジスタ８６にＸ方
向終了位置XEが、YSレジスタ８７にＹ方向開始
位置YSが、そしてYEレジスタ８８にＹ方向終了
位置YEが、それぞれ設定されており、この状態
でアフイン変換動作が行なわれるものとする。こ
の場合、アドレスバス４１上のアドレスのＹおよ
びＸアドレスは第２図に示すRAM６１に相当す
るRAM（図示せず）のアドレスポートＡに供給
されると共に、ウインドウ外検出回路８３に供給
される。
にＸ方向開始位置XSが、XEレジスタ８６にＸ方
向終了位置XEが、YSレジスタ８７にＹ方向開始
位置YSが、そしてYEレジスタ８８にＹ方向終了
位置YEが、それぞれ設定されており、この状態
でアフイン変換動作が行なわれるものとする。こ
の場合、アドレスバス４１上のアドレスのＹおよ
びＸアドレスは第２図に示すRAM６１に相当す
るRAM（図示せず）のアドレスポートＡに供給
されると共に、ウインドウ外検出回路８３に供給
される。
ウインドウ外検出回路８３に供給されたＹ，Ｘ
アドレスは同回路８３内のYXレジスタ８９に保
持され、Ｘアドレスは比較器９１，９２の一方の
入力（Ａ入力）に、Ｙアドレスは比較器９３，９
４の一方の入力（Ａ入力）に供給される。比較器
９１，９２の他方の入力（Ｂ入力）にはレジスタ
８５，８６に設定されているＸ方向開始位置XS，
Ｘ方向終了位置XEが供給され、比較器９３，９
４の他方の入力（Ｂ入力）にはレジスタ８７，８
８に設定されているＹ方向開始位置YS，Ｙ方向
終了位置YEが供給される。比較器９１はＸ＜XS
の場合に、比較器９２はＸ＞XEの場合に、比較
器９３はＹ＜YSの場合に、そして比較器９４は
Ｙ＞YEの場合に、出力信号を論理“１”にする。
オアゲート９５は、比較器９１〜９５の各出力信
号のいずれかが論理“１”の場合に、アドレスバ
ス４１からのＹおよびＸアドレスで示される画素
位置がウインドウ外であることを示す論理“１”
のウインドウ外検出信号を出力する。
アドレスは同回路８３内のYXレジスタ８９に保
持され、Ｘアドレスは比較器９１，９２の一方の
入力（Ａ入力）に、Ｙアドレスは比較器９３，９
４の一方の入力（Ａ入力）に供給される。比較器
９１，９２の他方の入力（Ｂ入力）にはレジスタ
８５，８６に設定されているＸ方向開始位置XS，
Ｘ方向終了位置XEが供給され、比較器９３，９
４の他方の入力（Ｂ入力）にはレジスタ８７，８
８に設定されているＹ方向開始位置YS，Ｙ方向
終了位置YEが供給される。比較器９１はＸ＜XS
の場合に、比較器９２はＸ＞XEの場合に、比較
器９３はＹ＜YSの場合に、そして比較器９４は
Ｙ＞YEの場合に、出力信号を論理“１”にする。
オアゲート９５は、比較器９１〜９５の各出力信
号のいずれかが論理“１”の場合に、アドレスバ
ス４１からのＹおよびＸアドレスで示される画素
位置がウインドウ外であることを示す論理“１”
のウインドウ外検出信号を出力する。
オアゲート９５からのウインドウ外検出信号
は、ウインドウ外検出回路８３の検出結果として
オアゲート８４に供給される。このオアゲート８
４には領域外検出信号線４５上の画像メモリ領域
外検出信号も供給される。オアゲート８４は、ウ
インドウ外検出信号および画像メモリ領域外検出
信号のオアをとる。したがつて、オアゲート８４
の出力信号は、ウインドウ外検出信号および画像
メモリ領域外検出信号のいずれか一方が論理
“１”の場合に、論理“１”となる。オアゲート
８４の出力信号はゲート回路３６に供給される。
このゲート回路３６には、アドレスバス４１から
のＹおよびＸアドレスで示される画素位置から読
出される画像データも供給される。なお、オアゲ
ート９５に代えて、比較器９１〜９４の各出力信
号および領域外検出信号線４５上の画像メモリ領
域外検出信号のオアをとり、そのオア出力をゲー
ト回路３６に供給するオアゲートを用いることに
より、オアゲート８４を省略することができる。
は、ウインドウ外検出回路８３の検出結果として
オアゲート８４に供給される。このオアゲート８
４には領域外検出信号線４５上の画像メモリ領域
外検出信号も供給される。オアゲート８４は、ウ
インドウ外検出信号および画像メモリ領域外検出
信号のオアをとる。したがつて、オアゲート８４
の出力信号は、ウインドウ外検出信号および画像
メモリ領域外検出信号のいずれか一方が論理
“１”の場合に、論理“１”となる。オアゲート
８４の出力信号はゲート回路３６に供給される。
このゲート回路３６には、アドレスバス４１から
のＹおよびＸアドレスで示される画素位置から読
出される画像データも供給される。なお、オアゲ
ート９５に代えて、比較器９１〜９４の各出力信
号および領域外検出信号線４５上の画像メモリ領
域外検出信号のオアをとり、そのオア出力をゲー
ト回路３６に供給するオアゲートを用いることに
より、オアゲート８４を省略することができる。
ゲート回路３６は、オアゲート８４の出力信号
が論理“０”の場合には、上記画像データをその
まま出力ドライバ６３に出力し、論理“１”の場
合には上記画像データを強制的に“０”にして出
力ドライバ６３に出力する。したがつて、ラスタ
アドレスＩ，Ｊに従うアフイン変換アドレス計算
で指定される第７図ａに示す読出し対象画像領域
のうち、実際の画像メモリ領域からはずれる部分
およびウインドウからはずれる部分は、アフイン
変換（例えば45度の回転）後では第７図ｂに示す
ようにいずれも“０”データに置換される。
が論理“０”の場合には、上記画像データをその
まま出力ドライバ６３に出力し、論理“１”の場
合には上記画像データを強制的に“０”にして出
力ドライバ６３に出力する。したがつて、ラスタ
アドレスＩ，Ｊに従うアフイン変換アドレス計算
で指定される第７図ａに示す読出し対象画像領域
のうち、実際の画像メモリ領域からはずれる部分
およびウインドウからはずれる部分は、アフイン
変換（例えば45度の回転）後では第７図ｂに示す
ようにいずれも“０”データに置換される。
なお、前記実施例では、説明を簡単にするため
に、画像メモリが書込み用（書込み画像メモリ３
１）と読出し用（第１実施例では読出し画像メモ
リ３２、第２実施例では読出し画像メモリ８２）
の２種存在するものとして説明したが、書込み／
読出しの両機能を持ち、CPUからの指示により
書込み画像メモリ／読出し画像メモリのいずれに
も切換えられる画像メモリであることが好まし
い。
に、画像メモリが書込み用（書込み画像メモリ３
１）と読出し用（第１実施例では読出し画像メモ
リ３２、第２実施例では読出し画像メモリ８２）
の２種存在するものとして説明したが、書込み／
読出しの両機能を持ち、CPUからの指示により
書込み画像メモリ／読出し画像メモリのいずれに
も切換えられる画像メモリであることが好まし
い。
［発明の効果］
以上詳述したようにこの発明によれば、読出し
画像メモリから読出されるアフイン変換アドレス
位置の画像データを、制御バスから独立した画像
バスを介してビジー信号と共に書込み画像メモリ
に転送することにより、この画像データを書込み
画像メモリ内で発生されるラスタアドレスの示す
画像位置に上記ビジー信号に応じて書込むことが
できるので、アフイン変換アドレス発生回路は、
読出し画像メモリからの画像データ読出しのため
にアフイン変換アドレスおよびリード信号の発生
を行なうリードサイクル（入力動作）のみを繰返
すだけでよく、従来のようにリードサイクルとラ
イトサイクルを繰返す必要がないのでアフイン変
換が高速に行なえる。
画像メモリから読出されるアフイン変換アドレス
位置の画像データを、制御バスから独立した画像
バスを介してビジー信号と共に書込み画像メモリ
に転送することにより、この画像データを書込み
画像メモリ内で発生されるラスタアドレスの示す
画像位置に上記ビジー信号に応じて書込むことが
できるので、アフイン変換アドレス発生回路は、
読出し画像メモリからの画像データ読出しのため
にアフイン変換アドレスおよびリード信号の発生
を行なうリードサイクル（入力動作）のみを繰返
すだけでよく、従来のようにリードサイクルとラ
イトサイクルを繰返す必要がないのでアフイン変
換が高速に行なえる。
また、この発明によれば、アフイン変換アドレ
ス計算結果が画像メモリ領域外となつた場合に
は、読出し画像メモリから読出される無意味な画
像データを所定画像データに置換えることがで
き、予め設定されているウインドウ外となつた場
合にも、その部分を所定画像データに置換えるこ
とができる。
ス計算結果が画像メモリ領域外となつた場合に
は、読出し画像メモリから読出される無意味な画
像データを所定画像データに置換えることがで
き、予め設定されているウインドウ外となつた場
合にも、その部分を所定画像データに置換えるこ
とができる。
第１図はこの発明の第１実施例を示す画像処理
装置のブロツク構成図、第２図は第１図に示すア
ドレスバス４１を介して転送されるアドレスのフ
オーマツトを示す図、第３図はアドレス空間内に
割当てられた画像メモリ領域とアドレス中のベー
ス番号Ｂおよび画像メモリ番号GMとの対応例を
示す図、第４図は第１図に示す読出し画像メモリ
３２のブロツク構成図、第５図は第１図に示す書
込み画像メモリ３１のブロツク構成図、第６図は
上記アドレスバス４１の状態を示すタイミングチ
ヤート、第７図は第１図の画像処理装置における
アフイン変換前後の画像例を示す図、第８図はこ
の発明の第２実施例を示す画像処理装置のブロツ
ク構成図、第９図は第１図に示すウインドウ外検
出回路８３のブロツク構成図、第１０図は第８図
の画像処理装置におけるアフイン変換前後の画像
例を示す図、第１１図は従来の画像処理装置のブ
ロツク構成図、第１２図は第１１図の画像処理装
置の動作を説明するためのタイミングチヤートで
ある。 ３１……書込み画像メモリ、３２，８２……読
出し画像メモリ、３３……アフイン変換アドレス
発生回路、３４……アフイン変換アドレス計算回
路、３５……画像メモリ領域外検出回路、３６…
…ゲート回路、４０……制御バス、４１……アド
レスバス、４２……データバス、４３……リード
信号線、５０……画像バス、５１……画像データ
バス、５２……ビジー信号線、６１，７１……
RAM、６４，７４……アドレスデコーダ、６
６，７６……フリツプフロツプ（Ｆ／Ｆ）、６８
……画像バス制御回路、７８……書込み制御回
路、７９……ラスタアドレス発生回路、８３……
ウインドウ外検出回路、９１〜９４……比較器。
装置のブロツク構成図、第２図は第１図に示すア
ドレスバス４１を介して転送されるアドレスのフ
オーマツトを示す図、第３図はアドレス空間内に
割当てられた画像メモリ領域とアドレス中のベー
ス番号Ｂおよび画像メモリ番号GMとの対応例を
示す図、第４図は第１図に示す読出し画像メモリ
３２のブロツク構成図、第５図は第１図に示す書
込み画像メモリ３１のブロツク構成図、第６図は
上記アドレスバス４１の状態を示すタイミングチ
ヤート、第７図は第１図の画像処理装置における
アフイン変換前後の画像例を示す図、第８図はこ
の発明の第２実施例を示す画像処理装置のブロツ
ク構成図、第９図は第１図に示すウインドウ外検
出回路８３のブロツク構成図、第１０図は第８図
の画像処理装置におけるアフイン変換前後の画像
例を示す図、第１１図は従来の画像処理装置のブ
ロツク構成図、第１２図は第１１図の画像処理装
置の動作を説明するためのタイミングチヤートで
ある。 ３１……書込み画像メモリ、３２，８２……読
出し画像メモリ、３３……アフイン変換アドレス
発生回路、３４……アフイン変換アドレス計算回
路、３５……画像メモリ領域外検出回路、３６…
…ゲート回路、４０……制御バス、４１……アド
レスバス、４２……データバス、４３……リード
信号線、５０……画像バス、５１……画像データ
バス、５２……ビジー信号線、６１，７１……
RAM、６４，７４……アドレスデコーダ、６
６，７６……フリツプフロツプ（Ｆ／Ｆ）、６８
……画像バス制御回路、７８……書込み制御回
路、７９……ラスタアドレス発生回路、８３……
ウインドウ外検出回路、９１〜９４……比較器。
Claims (1)
- 【特許請求の範囲】 １ ラスタアドレスをもとに画像データリード用
アフイン変換アドレス計算を行ないアフイン変換
アドレスをリード信号と共に発生するアフイン変
換アドレス発生回路と、 このアフイン変換アドレス発生回路のアフイン
変換アドレス計算結果が画像メモリ領域外を示し
ているか否かを検出し第１検出信号を出力する画
像メモリ領域外検出回路と、 この画像メモリ領域外検出回路からの第１検出
信号および上記アフイン変換アドレス発生回路で
発生されたアフイン変換アドレスが上記リード信
号と共に送出される制御バスと、 この制御バス上のアフイン変換アドレスの指定
する画素位置の画像データを上記リード信号に応
じて読出す第１画像メモリと、 上記アフイン変換アドレスの指定する画素位置
が予め設定されているウインドウ外であるか否か
を検出し第２検出信号を出力するウインドウ外検
出回路と、 上記第１画像メモリから読出される画像データ
を上記制御バス上の上記第１検出信号および上記
ウインドウ外検出回路からの上記第２検出信号に
応じてそのまま或は所定画像データに変換して出
力するゲート回路と、 このゲート回路から出力される画像データがデ
ータ転送中であることを示すビジー信号を出力す
る画像バス制御回路と、 上記ゲート回路から出力される画像データが上
記画像バス制御回路から出力されるビジー信号と
共に送出される上記制御バスから独立した画像バ
スと、 この画像バス上の画像データを上記ビジー信号
に応じて取込み上記アフイン変換アドレス発生回
路で使用されるラスタアドレスに対応する内部発
生のラスタアドレス従つて順次格納する第２画像
メモリと を具備することを特徴とする画像処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61098221A JPS62256088A (ja) | 1986-04-30 | 1986-04-30 | 画像処理装置 |
| US07/043,251 US4837844A (en) | 1986-04-30 | 1987-04-27 | Image processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61098221A JPS62256088A (ja) | 1986-04-30 | 1986-04-30 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62256088A JPS62256088A (ja) | 1987-11-07 |
| JPH0559475B2 true JPH0559475B2 (ja) | 1993-08-31 |
Family
ID=14213908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61098221A Granted JPS62256088A (ja) | 1986-04-30 | 1986-04-30 | 画像処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4837844A (ja) |
| JP (1) | JPS62256088A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023170983A1 (ja) | 2022-03-10 | 2023-09-14 | 佐伯重工業株式会社 | 輸送機器 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07117886B2 (ja) * | 1985-11-28 | 1995-12-18 | キヤノン株式会社 | デ−タ制御装置 |
| US5293611A (en) * | 1988-09-20 | 1994-03-08 | Hitachi, Ltd. | Digital signal processor utilizing a multiply-and-add function for digital filter realization |
| US5274755A (en) * | 1989-02-08 | 1993-12-28 | Sun Microsystems, Inc. | Hardware implementation for providing raster offsets in a graphics subsystem with windowing |
| US5428721A (en) * | 1990-02-07 | 1995-06-27 | Kabushiki Kaisha Toshiba | Data processing apparatus for editing image by using image conversion |
| FR2707118B1 (fr) * | 1993-06-30 | 1995-10-06 | Sgs Thomson Microelectronics | Système à processeur, notamment de traitement d'image, comprenant un bus mémoire de taille variable. |
| WO2000016260A1 (fr) * | 1998-09-11 | 2000-03-23 | Sony Corporation | Processeur de donnees et procede de conversion de sequences de donnees |
| JP4546174B2 (ja) * | 2004-07-15 | 2010-09-15 | キヤノン株式会社 | 撮影装置及びその制御方法、プログラム |
| US20070002079A1 (en) * | 2005-06-30 | 2007-01-04 | Infocus Corporation | Image display device and method of calibrating an image position and/or size on an image display device |
| US10049428B2 (en) * | 2012-04-05 | 2018-08-14 | Nxp Usa, Inc. | Diagnostic data generation apparatus, integrated circuit and method of generating diagnostic data |
| JP5925579B2 (ja) * | 2012-04-25 | 2016-05-25 | ルネサスエレクトロニクス株式会社 | 半導体装置、電子装置、及び画像処理方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3976982A (en) * | 1975-05-12 | 1976-08-24 | International Business Machines Corporation | Apparatus for image manipulation |
| US4052699A (en) * | 1976-06-30 | 1977-10-04 | International Business Machines Corporation | High speed real time image transformation |
| FR2480545A1 (fr) * | 1980-04-10 | 1981-10-16 | Micro Consultants Ltd | Dispositif et procede pour imprimer un deplacement angulaire a une image de television |
| US4415928A (en) * | 1981-01-26 | 1983-11-15 | Rca Corporation | Calculation of radial coordinates of polar-coordinate raster scan |
| JPS58159184A (ja) * | 1982-03-17 | 1983-09-21 | Nec Corp | 画像回転装置 |
| GB8415602D0 (en) * | 1984-06-19 | 1984-07-25 | Secr Defence | Raster image manipulator |
| GB2164518B (en) * | 1984-09-14 | 1987-12-02 | Philips Electronic Associated | Rotating television pictures |
-
1986
- 1986-04-30 JP JP61098221A patent/JPS62256088A/ja active Granted
-
1987
- 1987-04-27 US US07/043,251 patent/US4837844A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023170983A1 (ja) | 2022-03-10 | 2023-09-14 | 佐伯重工業株式会社 | 輸送機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62256088A (ja) | 1987-11-07 |
| US4837844A (en) | 1989-06-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |