JPH0322623A - Ａ／ｄコンバータ回路 - Google Patents
Ａ／ｄコンバータ回路Info
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- JPH0322623A JPH0322623A JP15764289A JP15764289A JPH0322623A JP H0322623 A JPH0322623 A JP H0322623A JP 15764289 A JP15764289 A JP 15764289A JP 15764289 A JP15764289 A JP 15764289A JP H0322623 A JPH0322623 A JP H0322623A
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Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 142
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ／Ｄコンバータ回路に関し、特にＮ個のアナ
ログ入力のうちの何個かをあらかじめ選択し、外部トリ
ガ入力によって変換動作を開始するとともに選択した複
数のアナログ入力のうちの一つをディジタル値に変換し
てから、残りのアナログ入力をスキャンす．るＡ／Ｄコ
ンバータ回路に関する． 〔従来の技術〕 従来、この種のＡ／Ｄコンバータ回路はマイクロコンピ
ュータなどに内蔵されており、一度変換動作を開始する
と、ソフトウェアによって変換動作を停止するまでＡ／
Ｄ変換動作を連続して行っている． 〔発明が解決しようとする課題〕 上述した従来のＡ／Ｄコンバータ回路は、変換動作を一
旦開始すると、モードレジスタで変換停止を指定するま
で変換動作を連続して行なう．そのため、実行時間が長
い命令を実行している時に変換終了割込みが発生しても
、割込み処理によって変換停止を行なう前に次のＡ／Ｄ
変換が終了してしまい、オーバーライトされるので、必
要な変換結果が得られないという欠点がある．また、ソ
フトウェアによる処理時間が長くなるという欠点もある
． 特に、外部トリガ入力によってＡ／Ｄ変換を開始し、こ
の入力時の変換結果を必要とする場合は大きな問題とな
る． 本発明の目的は、かかる必要な変換結果を得ることがで
き、処理時間を短縮することのできるＡ／Ｄコンバータ
回路を提供することにある．〔課題を解決するための手
段〕 本発明のＡ／Ｄコンバータ回路は、動作モードを指定す
るＡ／Ｄ変換モードレジスタと、Ｎ個のアナログ信号を
入力し且つ変換アナログ信号を出力するアナログマルチ
プレクサと、前記モードレジスタからの指示および外部
トリガ入力により前記アナログ入力のうちの何個かをあ
らかじめ選択するとともに変換開始信号および変換停止
信号を出力するコントロール回路と、前記変換開始信号
に基づき前記マルチプレクサからの選択された複数のア
ナログ入力のうちの一つをディジタル値に変換する変換
回路と、前記変換回路からの変換結果を格納する変換結
果格納レジスタとを有し、あらかじめ選択したアナログ
入力のすべての変換が終了してから変換動作を停止する
かあるいは継続するかの切り換えを前記コントロール回
路で制御するように構成される． 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
． 第１図は本発明の第一の実施例を説明するためのＡ／Ｄ
コンバータ回路のブロック図である。
ログ入力のうちの何個かをあらかじめ選択し、外部トリ
ガ入力によって変換動作を開始するとともに選択した複
数のアナログ入力のうちの一つをディジタル値に変換し
てから、残りのアナログ入力をスキャンす．るＡ／Ｄコ
ンバータ回路に関する． 〔従来の技術〕 従来、この種のＡ／Ｄコンバータ回路はマイクロコンピ
ュータなどに内蔵されており、一度変換動作を開始する
と、ソフトウェアによって変換動作を停止するまでＡ／
Ｄ変換動作を連続して行っている． 〔発明が解決しようとする課題〕 上述した従来のＡ／Ｄコンバータ回路は、変換動作を一
旦開始すると、モードレジスタで変換停止を指定するま
で変換動作を連続して行なう．そのため、実行時間が長
い命令を実行している時に変換終了割込みが発生しても
、割込み処理によって変換停止を行なう前に次のＡ／Ｄ
変換が終了してしまい、オーバーライトされるので、必
要な変換結果が得られないという欠点がある．また、ソ
フトウェアによる処理時間が長くなるという欠点もある
． 特に、外部トリガ入力によってＡ／Ｄ変換を開始し、こ
の入力時の変換結果を必要とする場合は大きな問題とな
る． 本発明の目的は、かかる必要な変換結果を得ることがで
き、処理時間を短縮することのできるＡ／Ｄコンバータ
回路を提供することにある．〔課題を解決するための手
段〕 本発明のＡ／Ｄコンバータ回路は、動作モードを指定す
るＡ／Ｄ変換モードレジスタと、Ｎ個のアナログ信号を
入力し且つ変換アナログ信号を出力するアナログマルチ
プレクサと、前記モードレジスタからの指示および外部
トリガ入力により前記アナログ入力のうちの何個かをあ
らかじめ選択するとともに変換開始信号および変換停止
信号を出力するコントロール回路と、前記変換開始信号
に基づき前記マルチプレクサからの選択された複数のア
ナログ入力のうちの一つをディジタル値に変換する変換
回路と、前記変換回路からの変換結果を格納する変換結
果格納レジスタとを有し、あらかじめ選択したアナログ
入力のすべての変換が終了してから変換動作を停止する
かあるいは継続するかの切り換えを前記コントロール回
路で制御するように構成される． 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
． 第１図は本発明の第一の実施例を説明するためのＡ／Ｄ
コンバータ回路のブロック図である。
第１図に示すように、本実施例はＡ／Ｄ変換の動作モー
ドおよび変換するアナログソースを指定する６ビットの
Ａ／Ｄ変換モードレジスタ１と、モードレジスタ１から
の指定および入力端子２からの外部トリガ入力に基づき
アナログ人力７の選択を行うアナログ入力選択信号４と
、変換の開始信号５および停止信号６とを制御するコン
トローラ３と、アナログ入力選択信号４によりＡＮＯ〜
ＡＮ７からなるアナログ人力７の中から変換するアナロ
グ入力を選択し、変換アナログ人力９を出力するアナロ
グマルチプレクサ８と、タップデコーダ１１の指定によ
ってＡ Ｖ Ｒｔｐ １ ２とＡ Ｖ ｓ ｓ１３の間
の電圧を分圧して比較電圧１４を出力する抵抗ラダー１
０と、変換アナログ人力９と比較電圧１４を入力してＡ
／Ｄ変換動作を行ない且つ動作終了によって変換終了信
号６を送出する変換回路１５と、変換回路１５の変換結
果をラッチする変換結果格納レジスタ群１７とを有して
いる．この変換結果格納レジスタ群１７は各変換ソース
に対応した楕遣になっており、アナログ人力７のＡＮＯ
の変換結果をａｎｏに格納し、ＡＮＩの変換結果をａｎ
ｌにそれぞれ格納する。この変換結果を格納した後、変
換データは内部バス１８を経由して読出される． 第２図は第１図に示すコントロール回路の具体的構成図
である． 第２図に示すように、コントロール回路３は６ビット構
成のＡ／Ｄ変換モードレジスタ１に接続されている．各
ビットについて説明すると、ビット０は外部トリガモー
ドを指定するビット、ビット１はＡ／Ｄ変換の開始およ
び停止を指定するビット、ビット２はＡ／Ｄ変換の停止
条件を指定するビット、ビット３，ビット４，ビット５
は変換するアナログソースを選択するビットである．ア
ナログ入力コントローラ１９はアナログ入力の選択を行
なう回路であり、Ａ／Ｄ変換モードレジスタ１のビット
３〜ビット５の値を入力し、アナログ入力選択信号４を
出力する．ＡＮＤゲート２０は外部トリガ入力端子２か
らの外部トリガ入力とＡ／Ｄ変換モードレジスタ１のビ
ット０およびビット１を入力する３人力ＡＮＤゲート、
インバータ２２．２４はそれぞれＡ／Ｄ変換モードレジ
スタ１のビット２のレベルおよびビット１のレベルを反
転する回路である。また、ＡＮＤゲート２３はインバー
タ２２の出力と後述する変換停止コントローラ２６の出
力を入力とする２人力ＡＮＤゲート、ＯＲゲート２１．
２５はそれぞれＡＮＤゲート２０の出力およびＡ／Ｄ変
換モードレジスタ１のビット１の値を入力する２人力Ｏ
Ｒゲート、並びにインバータ２４の出力およびＡＮＤゲ
ート２３の出力を入力する２人力ＯＲゲートである．更
に、前述した変換停止コントロール回路２６はＡ／Ｄ変
換モードレジスタ１のビット３〜ビット５をプリセット
入力とし且つ変換回路１５からの変換終了信号１６をカ
ウントしてＡＮＤゲート２３にボロー信号を出力するプ
リセッタブルダウンカウンタ回路である． かかるコントロール回路３からの変換開始信号５および
変換停止信号６を入力し変換終了信号１６を出力する，
Ａ／Ｄ変換回路１５は、前述したように、比較電圧に基
づき、格納レジスタ１７へ変換データを出力する． 第３図（ａ），（ｂ）はそれぞれ第２図におけるコント
ロール回路の動作を説明するためのビット２が１および
Ｏの場合のタイミング図である． 第３図（ａ）に示すように、Ａ／Ｄ変換モードレジスタ
１のビットＯを“０″に設定すると、外部トリガモード
になるので、以下の動作説明では外部トリガモードを例
にとって説明する．まず、Ａ／Ｄ変換モードレジスタ１
のビット１に“１”をセットして変換開始を許可すると
、外部トリガ入力端子２に有効エッジを入力した時、Ａ
ＮＤゲート２０は“１゛゜となるので、ＯＲゲート２１
より変換開始信号５が出力され変換回路１５でのＡ／Ｄ
変換を開始する． 次に、変換を開始すると、Ａ／Ｄ変換モードレジスタ１
のビット３〜ビット５の設定によりアナログ入力コント
ローラ１９でアナログソースの選択を行なう． 例えば、ビット３，ビット４が“Ｏ”で且つビット５が
“１″の場合には、アナログ入力４本のスキャンモード
となり、アナログ人力７を順次スキャンするように設定
することができる．また、変換停止コントローラ２６は
、スキャンモードにおいては、Ａ／Ｄ変換モードレジス
タ１のビット３〜ビット５の値からスキャン数を設定し
、変換終了信号１６によってスキャン数をダウンカウン
トする．このコントローラ２６におけるカウンタのボロ
ーが発生したときは、ＡＮＤゲート２３に゜゜１”を出
力する． この時、Ａ／Ｄ変換モードレジスタ１のビット２によっ
て所定回数の変換終了後の動作を切り換えることができ
る。
ドおよび変換するアナログソースを指定する６ビットの
Ａ／Ｄ変換モードレジスタ１と、モードレジスタ１から
の指定および入力端子２からの外部トリガ入力に基づき
アナログ人力７の選択を行うアナログ入力選択信号４と
、変換の開始信号５および停止信号６とを制御するコン
トローラ３と、アナログ入力選択信号４によりＡＮＯ〜
ＡＮ７からなるアナログ人力７の中から変換するアナロ
グ入力を選択し、変換アナログ人力９を出力するアナロ
グマルチプレクサ８と、タップデコーダ１１の指定によ
ってＡ Ｖ Ｒｔｐ １ ２とＡ Ｖ ｓ ｓ１３の間
の電圧を分圧して比較電圧１４を出力する抵抗ラダー１
０と、変換アナログ人力９と比較電圧１４を入力してＡ
／Ｄ変換動作を行ない且つ動作終了によって変換終了信
号６を送出する変換回路１５と、変換回路１５の変換結
果をラッチする変換結果格納レジスタ群１７とを有して
いる．この変換結果格納レジスタ群１７は各変換ソース
に対応した楕遣になっており、アナログ人力７のＡＮＯ
の変換結果をａｎｏに格納し、ＡＮＩの変換結果をａｎ
ｌにそれぞれ格納する。この変換結果を格納した後、変
換データは内部バス１８を経由して読出される． 第２図は第１図に示すコントロール回路の具体的構成図
である． 第２図に示すように、コントロール回路３は６ビット構
成のＡ／Ｄ変換モードレジスタ１に接続されている．各
ビットについて説明すると、ビット０は外部トリガモー
ドを指定するビット、ビット１はＡ／Ｄ変換の開始およ
び停止を指定するビット、ビット２はＡ／Ｄ変換の停止
条件を指定するビット、ビット３，ビット４，ビット５
は変換するアナログソースを選択するビットである．ア
ナログ入力コントローラ１９はアナログ入力の選択を行
なう回路であり、Ａ／Ｄ変換モードレジスタ１のビット
３〜ビット５の値を入力し、アナログ入力選択信号４を
出力する．ＡＮＤゲート２０は外部トリガ入力端子２か
らの外部トリガ入力とＡ／Ｄ変換モードレジスタ１のビ
ット０およびビット１を入力する３人力ＡＮＤゲート、
インバータ２２．２４はそれぞれＡ／Ｄ変換モードレジ
スタ１のビット２のレベルおよびビット１のレベルを反
転する回路である。また、ＡＮＤゲート２３はインバー
タ２２の出力と後述する変換停止コントローラ２６の出
力を入力とする２人力ＡＮＤゲート、ＯＲゲート２１．
２５はそれぞれＡＮＤゲート２０の出力およびＡ／Ｄ変
換モードレジスタ１のビット１の値を入力する２人力Ｏ
Ｒゲート、並びにインバータ２４の出力およびＡＮＤゲ
ート２３の出力を入力する２人力ＯＲゲートである．更
に、前述した変換停止コントロール回路２６はＡ／Ｄ変
換モードレジスタ１のビット３〜ビット５をプリセット
入力とし且つ変換回路１５からの変換終了信号１６をカ
ウントしてＡＮＤゲート２３にボロー信号を出力するプ
リセッタブルダウンカウンタ回路である． かかるコントロール回路３からの変換開始信号５および
変換停止信号６を入力し変換終了信号１６を出力する，
Ａ／Ｄ変換回路１５は、前述したように、比較電圧に基
づき、格納レジスタ１７へ変換データを出力する． 第３図（ａ），（ｂ）はそれぞれ第２図におけるコント
ロール回路の動作を説明するためのビット２が１および
Ｏの場合のタイミング図である． 第３図（ａ）に示すように、Ａ／Ｄ変換モードレジスタ
１のビットＯを“０″に設定すると、外部トリガモード
になるので、以下の動作説明では外部トリガモードを例
にとって説明する．まず、Ａ／Ｄ変換モードレジスタ１
のビット１に“１”をセットして変換開始を許可すると
、外部トリガ入力端子２に有効エッジを入力した時、Ａ
ＮＤゲート２０は“１゛゜となるので、ＯＲゲート２１
より変換開始信号５が出力され変換回路１５でのＡ／Ｄ
変換を開始する． 次に、変換を開始すると、Ａ／Ｄ変換モードレジスタ１
のビット３〜ビット５の設定によりアナログ入力コント
ローラ１９でアナログソースの選択を行なう． 例えば、ビット３，ビット４が“Ｏ”で且つビット５が
“１″の場合には、アナログ入力４本のスキャンモード
となり、アナログ人力７を順次スキャンするように設定
することができる．また、変換停止コントローラ２６は
、スキャンモードにおいては、Ａ／Ｄ変換モードレジス
タ１のビット３〜ビット５の値からスキャン数を設定し
、変換終了信号１６によってスキャン数をダウンカウン
トする．このコントローラ２６におけるカウンタのボロ
ーが発生したときは、ＡＮＤゲート２３に゜゜１”を出
力する． この時、Ａ／Ｄ変換モードレジスタ１のビット２によっ
て所定回数の変換終了後の動作を切り換えることができ
る。
すなわち、ビット２に゜゜１”を設定すると、ＡＮＤゲ
ート２３の出力は“０″となるため、ＯＲゲート２５の
出力も“Ｏｎとなり、変換停止信号６は出力されず、そ
のため変換動作を継続して行なう． 一方、第３図（ｂ）に示すように、ビット２を“Ｏ”に
設定した場合、インバータ２２が値を反転してＡＮＤゲ
ート２３に“１″を出力する．その結果、ＡＮＤゲート
２３の出力は“１”となり、ＯＲゲート２５の出力も“
１”となるため、変換停止信号６を変換回路１５に対し
て出力し、変換動作は停止する． このように、外部トリガなどによってＡ／Ｄ変換をスタ
ートし、トリガ入力時の変換結果を必要とする場合、ビ
ット２を“０”に設定すると、ソフトウェアによって変
換停止を指定す−ることなく、トリガ入力をするだけで
必要なだけの変換を行ない しかる後自動的に停止する
ことができる． また、Ａ／Ｄ変換を常に行ない最新の変換結果を必要と
する場合は、ビット２を“１′′に設定して変換動作を
続けることもできる． 要するに、本実施例では割込み処理によって変換動作を
停止する必要がないため、例えば割込み開始および復帰
に要する時間は動作周波数１０ＭＨｚにおいて７．８μ
ｓであり且つＡ／Ｄ変換を停止するのに４．２μｓであ
ることから、一回につき１２μｓの処理時間が短縮でき
る．従って、１秒間に１００回割込み処理を行なうとす
ると、１．２ｍｓの処理時間が短縮できる． 第４図は本発明の第二の実施例を説明するためのコント
ロール回路の具体的構成図である．第４図に示すように
、本実施例は、前述した第一の実施例と比較して、変換
停止コントローラ２６によって変換回数をカウントし所
定回数の変換動作終了を検出していた点を変更すること
にある。すなわち、本実施例はアナログ入力コントロー
ラ１９によって所定回数の変換ソースの選択を終了した
ことを検出し、それによりアナログ入力終了信号２７を
発生させ、発生したこのアナログ入力終了信号２７と、
その変換ソースの変換終了信号１６との論理積をとるこ
とにより、所定回数の変換ソースの変換終了を検出する
ものである． 以下、かかるコントロール回路３の楕或および動作につ
いて説明する． まず、Ａ／Ｄ変換モードレジスタｌは６ビット構成のレ
ジスタであり、前述した第一の実施例と同様に、Ａ／Ｄ
変換の処理モードおよび変換ソースを指定する．アナロ
グ入力コントローラ１９はアナログ入力の選択を行なう
回路であり、Ａ／Ｄ変換モードレジスタ１のビット３〜
ビット５の値を入力し、アナログ入力選択信号４とアナ
ログ入力終了信号２７とを出力する，ＡＮＤゲート２０
は外部トリガ入力２とＡ／Ｄ変換モードレジスタ１のビ
ットＯおよびビット１とを入力する３人力ＡＮＤゲート
、インバータ２２．２４はそれぞれＡ／Ｄ変換モードレ
ジスタ１のビット２のレベルおよびビット１のレベルを
反転させる，ＡＮＤゲート２８はアナログ入力終了信号
２７と変換終了信号１６とインバータ２２の出力とを入
力する３人力ＡＮＤゲートである．ＯＲゲート２１はＡ
ＮＤゲート２０の出力とＡ／Ｄ変換モードレジスタ１の
ビット１の値とを入力する２人力ＯＲゲートであり、変
換開始信号５を変換回路１５に出力する，ＯＲゲート２
５はインバータ２４の出力とＡＮＤゲート２８の出力を
入力する２人力ＯＲゲートであり、変換停止信号６を変
換回路１５に出力する．尚、変換回路１５はＡ／Ｄ変換
動作を行ない、１ソースの変換終了後に変換終了信号１
６を出力する． 次に、かかるコントロール回路３の動作について、前述
した第一の実施例と同様に、外部トリガモードを例にと
って説明する． まず、Ａ／Ｄ変換モードレジスタ１のビット１に“ｌ”
をセットして変換開始を許可し、外部トリガ入力２によ
ってＡ／Ｄ変換を開始するのは第一の実施例と同様であ
る． 次に、変換を開始すると、アナログ入力コントローラ１
９はＡ／Ｄ変換モードレジスタ１のビット３〜ビット５
の設定にしたがい、アナログソースの選択を行なう． 例えば、第一の実施例と同様に、ビット３，ビット４を
″０”、ビット５を“１”にそれぞれ設定すると、アナ
ログ人力ＡＮＯ〜ＡＮ４のスキャンモードとなり、ＡＮ
Ｏ〜ＡＮ４をスキャンして選択する．このアナログ人力
ＡＮ４のアナログ入力の選択を終了すると、アナログ入
力終了信号２７を発生する． この時、Ａ／Ｄ変換モードレジスタ１のビット２が“Ｏ
ＩＩの場合、ＡＮＤゲート２８は変換回路１５がＡＮ
４の変換終了信号１６を出力した時に“１”となり、Ｏ
Ｒゲート２５の出力も“１゜゜となるため、変換停止信
号６を変換回路１５に出力して変換動作は停止する． また、ビット２に“１″を設定すると、ＡＮＤゲート２
８の出力は“゜Ｏ゜゜となるため、ＯＲゲート２５の出
力も“Ｏ”となり、変換停止信号６を出力しない，従っ
て、第一の実施例と同様に、停止するか継続するかを切
り換えることができる． この第二の実施例は第一の実施例よりも回路構戒が簡単
であるため、Ａ／Ｄ変換回路の面積を小さくできるとい
う利点がある． 〔発明の効果〕 以上説明したように、本発明のＡ／Ｄコンバータ回路は
、あらかじめ選択した複数のアナログ入力すべての変換
動作を終了したのち変換動作を停止するか継続するかを
切り換えることにより、必要な変換結果を得ることがで
き且つソフトウェアによる処理時間を短縮することがで
きるという効果がある．
ート２３の出力は“０″となるため、ＯＲゲート２５の
出力も“Ｏｎとなり、変換停止信号６は出力されず、そ
のため変換動作を継続して行なう． 一方、第３図（ｂ）に示すように、ビット２を“Ｏ”に
設定した場合、インバータ２２が値を反転してＡＮＤゲ
ート２３に“１″を出力する．その結果、ＡＮＤゲート
２３の出力は“１”となり、ＯＲゲート２５の出力も“
１”となるため、変換停止信号６を変換回路１５に対し
て出力し、変換動作は停止する． このように、外部トリガなどによってＡ／Ｄ変換をスタ
ートし、トリガ入力時の変換結果を必要とする場合、ビ
ット２を“０”に設定すると、ソフトウェアによって変
換停止を指定す−ることなく、トリガ入力をするだけで
必要なだけの変換を行ない しかる後自動的に停止する
ことができる． また、Ａ／Ｄ変換を常に行ない最新の変換結果を必要と
する場合は、ビット２を“１′′に設定して変換動作を
続けることもできる． 要するに、本実施例では割込み処理によって変換動作を
停止する必要がないため、例えば割込み開始および復帰
に要する時間は動作周波数１０ＭＨｚにおいて７．８μ
ｓであり且つＡ／Ｄ変換を停止するのに４．２μｓであ
ることから、一回につき１２μｓの処理時間が短縮でき
る．従って、１秒間に１００回割込み処理を行なうとす
ると、１．２ｍｓの処理時間が短縮できる． 第４図は本発明の第二の実施例を説明するためのコント
ロール回路の具体的構成図である．第４図に示すように
、本実施例は、前述した第一の実施例と比較して、変換
停止コントローラ２６によって変換回数をカウントし所
定回数の変換動作終了を検出していた点を変更すること
にある。すなわち、本実施例はアナログ入力コントロー
ラ１９によって所定回数の変換ソースの選択を終了した
ことを検出し、それによりアナログ入力終了信号２７を
発生させ、発生したこのアナログ入力終了信号２７と、
その変換ソースの変換終了信号１６との論理積をとるこ
とにより、所定回数の変換ソースの変換終了を検出する
ものである． 以下、かかるコントロール回路３の楕或および動作につ
いて説明する． まず、Ａ／Ｄ変換モードレジスタｌは６ビット構成のレ
ジスタであり、前述した第一の実施例と同様に、Ａ／Ｄ
変換の処理モードおよび変換ソースを指定する．アナロ
グ入力コントローラ１９はアナログ入力の選択を行なう
回路であり、Ａ／Ｄ変換モードレジスタ１のビット３〜
ビット５の値を入力し、アナログ入力選択信号４とアナ
ログ入力終了信号２７とを出力する，ＡＮＤゲート２０
は外部トリガ入力２とＡ／Ｄ変換モードレジスタ１のビ
ットＯおよびビット１とを入力する３人力ＡＮＤゲート
、インバータ２２．２４はそれぞれＡ／Ｄ変換モードレ
ジスタ１のビット２のレベルおよびビット１のレベルを
反転させる，ＡＮＤゲート２８はアナログ入力終了信号
２７と変換終了信号１６とインバータ２２の出力とを入
力する３人力ＡＮＤゲートである．ＯＲゲート２１はＡ
ＮＤゲート２０の出力とＡ／Ｄ変換モードレジスタ１の
ビット１の値とを入力する２人力ＯＲゲートであり、変
換開始信号５を変換回路１５に出力する，ＯＲゲート２
５はインバータ２４の出力とＡＮＤゲート２８の出力を
入力する２人力ＯＲゲートであり、変換停止信号６を変
換回路１５に出力する．尚、変換回路１５はＡ／Ｄ変換
動作を行ない、１ソースの変換終了後に変換終了信号１
６を出力する． 次に、かかるコントロール回路３の動作について、前述
した第一の実施例と同様に、外部トリガモードを例にと
って説明する． まず、Ａ／Ｄ変換モードレジスタ１のビット１に“ｌ”
をセットして変換開始を許可し、外部トリガ入力２によ
ってＡ／Ｄ変換を開始するのは第一の実施例と同様であ
る． 次に、変換を開始すると、アナログ入力コントローラ１
９はＡ／Ｄ変換モードレジスタ１のビット３〜ビット５
の設定にしたがい、アナログソースの選択を行なう． 例えば、第一の実施例と同様に、ビット３，ビット４を
″０”、ビット５を“１”にそれぞれ設定すると、アナ
ログ人力ＡＮＯ〜ＡＮ４のスキャンモードとなり、ＡＮ
Ｏ〜ＡＮ４をスキャンして選択する．このアナログ人力
ＡＮ４のアナログ入力の選択を終了すると、アナログ入
力終了信号２７を発生する． この時、Ａ／Ｄ変換モードレジスタ１のビット２が“Ｏ
ＩＩの場合、ＡＮＤゲート２８は変換回路１５がＡＮ
４の変換終了信号１６を出力した時に“１”となり、Ｏ
Ｒゲート２５の出力も“１゜゜となるため、変換停止信
号６を変換回路１５に出力して変換動作は停止する． また、ビット２に“１″を設定すると、ＡＮＤゲート２
８の出力は“゜Ｏ゜゜となるため、ＯＲゲート２５の出
力も“Ｏ”となり、変換停止信号６を出力しない，従っ
て、第一の実施例と同様に、停止するか継続するかを切
り換えることができる． この第二の実施例は第一の実施例よりも回路構戒が簡単
であるため、Ａ／Ｄ変換回路の面積を小さくできるとい
う利点がある． 〔発明の効果〕 以上説明したように、本発明のＡ／Ｄコンバータ回路は
、あらかじめ選択した複数のアナログ入力すべての変換
動作を終了したのち変換動作を停止するか継続するかを
切り換えることにより、必要な変換結果を得ることがで
き且つソフトウェアによる処理時間を短縮することがで
きるという効果がある．
第１図は本発明の第一の一実施例を説明するためのＡ／
Ｄコンバータ回路のブロック図、第２図は第１図に示す
コントローラ回路の具体的構成図、第３図（ａ），（ｂ
）はそれぞれ第２図におけるコントロール回路の動作を
説明するためビット２が１およびＯの場合のタイミング
図、第４図は本発明の第二の実施例を説明するためのコ
ントロール回路の具体的構戒図である．
Ｄコンバータ回路のブロック図、第２図は第１図に示す
コントローラ回路の具体的構成図、第３図（ａ），（ｂ
）はそれぞれ第２図におけるコントロール回路の動作を
説明するためビット２が１およびＯの場合のタイミング
図、第４図は本発明の第二の実施例を説明するためのコ
ントロール回路の具体的構戒図である．
Claims (1)
- 動作モードを指定するＡ／Ｄ変換モードレジスタと、Ｎ
個のアナログ信号を入力し且つ変換アナログ信号を出力
するアナログマルチプレクサと、前記モードレジスタか
らの指示および外部トリガ入力により前記アナログ入力
のうちの何個かをあらかじめ選択するとともに変換開始
信号および変換停止信号を出力するコントロール回路と
、前記変換開始信号に基づき前記マルチプレクサからの
選択された複数のアナログ入力のうちの一つをディジタ
ル値に変換する変換回路と、前記変換回路からの変換結
果を格納する変換結果格納レジスタとを有し、あらかじ
め選択したアナログ入力のすべての変換が終了してから
変換動作を停止するかあるいは継続するかの切り換えを
前記コントロール回路で制御することを特徴とするＡ／
Ｄコンバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15764289A JPH0322623A (ja) | 1989-06-19 | 1989-06-19 | Ａ／ｄコンバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15764289A JPH0322623A (ja) | 1989-06-19 | 1989-06-19 | Ａ／ｄコンバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0322623A true JPH0322623A (ja) | 1991-01-31 |
Family
ID=15654190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15764289A Pending JPH0322623A (ja) | 1989-06-19 | 1989-06-19 | Ａ／ｄコンバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0322623A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH057157A (ja) * | 1991-06-26 | 1993-01-14 | Mitsubishi Electric Corp | 集積回路 |
-
1989
- 1989-06-19 JP JP15764289A patent/JPH0322623A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH057157A (ja) * | 1991-06-26 | 1993-01-14 | Mitsubishi Electric Corp | 集積回路 |
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