JPH05181562A - タイマ回路 - Google Patents
タイマ回路Info
- Publication number
- JPH05181562A JPH05181562A JP3360053A JP36005391A JPH05181562A JP H05181562 A JPH05181562 A JP H05181562A JP 3360053 A JP3360053 A JP 3360053A JP 36005391 A JP36005391 A JP 36005391A JP H05181562 A JPH05181562 A JP H05181562A
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- JP
- Japan
- Prior art keywords
- registers
- counter
- register
- trigger signal
- timer
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Abstract
(57)【要約】
【目的】 ＣＰＵへの割り込みを低減させ、ＣＰＵの処
理能力の向上を図る。 【構成】 カウンタ３は入力パルス信号を計数してお
り、１つ目のトリガ信号が入力されると、制御回路８は
レジスタ４にその時のカウンタ３の値をラッチし、２つ
目のトリガ信号が入力されると、レジスタ７にその時の
カウンタ３値をラッチする。そして制御回路８はＣＰＵ
１に対して割り込みを発生する。
理能力の向上を図る。 【構成】 カウンタ３は入力パルス信号を計数してお
り、１つ目のトリガ信号が入力されると、制御回路８は
レジスタ４にその時のカウンタ３の値をラッチし、２つ
目のトリガ信号が入力されると、レジスタ７にその時の
カウンタ３値をラッチする。そして制御回路８はＣＰＵ
１に対して割り込みを発生する。
Description
【０００１】
【産業上の利用分野】この発明は中央処理装置を備えた
マイクロコンピュータに内蔵され中央処理装置へのタイ
マ処理をさせるためのタイマ回路に関するものである。
マイクロコンピュータに内蔵され中央処理装置へのタイ
マ処理をさせるためのタイマ回路に関するものである。
【０００２】
【従来の技術】図７は従来のタイマ回路とＣＰＵ（中央
処理装置）を含むマイクロコンピュータのブロック図で
ある。図７において、１はデータ処理を行うための演算
や制御を行うＣＰＵ、２はデータを伝送するためのバス
である。７１は入力パルス信号を計数するカウンタ３
と、ＣＰＵ１に与えられるタイマ処理情報としてこのカ
ウンタ３の値をトリガ信号によって格納するレジスタ４
とを備えたタイマ回路である。
処理装置）を含むマイクロコンピュータのブロック図で
ある。図７において、１はデータ処理を行うための演算
や制御を行うＣＰＵ、２はデータを伝送するためのバス
である。７１は入力パルス信号を計数するカウンタ３
と、ＣＰＵ１に与えられるタイマ処理情報としてこのカ
ウンタ３の値をトリガ信号によって格納するレジスタ４
とを備えたタイマ回路である。
【０００３】次に図８のタイミングチャートを用いて図
７の従来例の動作について説明する。カウンタ３は入力
パルス信号によってアップカウントする。時間ｔ1 にお
いてトリガ信号が“Ｈ”（ハイレベル）へ立ち上がる時
にカウンタ３の値をレジスタ４へラッチする。それと同
時に上記トリガ信号によりＣＰＵ１へ所定のタイマ処理
させるための割り込みを行う。ＣＰＵ１は、その割り込
みを受けて、レジスタ４の値をＲＡＭ等のメモリ（図示
せず）に格納する。
７の従来例の動作について説明する。カウンタ３は入力
パルス信号によってアップカウントする。時間ｔ1 にお
いてトリガ信号が“Ｈ”（ハイレベル）へ立ち上がる時
にカウンタ３の値をレジスタ４へラッチする。それと同
時に上記トリガ信号によりＣＰＵ１へ所定のタイマ処理
させるための割り込みを行う。ＣＰＵ１は、その割り込
みを受けて、レジスタ４の値をＲＡＭ等のメモリ（図示
せず）に格納する。
【０００４】次に時間ｔ2 において、またトリガ信号６
が“Ｈ”へ立ち上がり、レジスタ４のラッチ動作とＣＰ
Ｕ１への割り込み動作とが再び行われる。そしてＣＰＵ
１は時間ｔ2と時間ｔ1においてメモリへ格納した値に基
づいてトリガ信号の周期を計測する。これによりＣＰＵ
１は所定のタイマ処理を行う。
が“Ｈ”へ立ち上がり、レジスタ４のラッチ動作とＣＰ
Ｕ１への割り込み動作とが再び行われる。そしてＣＰＵ
１は時間ｔ2と時間ｔ1においてメモリへ格納した値に基
づいてトリガ信号の周期を計測する。これによりＣＰＵ
１は所定のタイマ処理を行う。
【０００５】
【発明が解決しようとする課題】ところで、年々、マイ
クロコンピュータを応用したシステムが増加する傾向に
あり、また、応用システムが複雑化するに伴ってＣＰＵ
の処理量が増大している。また、マイクロコンピュータ
に内蔵される上記のようなタイマ回路においても、色々
なタイマ動作を行うため、カウンタの値をラッチするレ
ジスタが複数個になり、これによりＣＰＵへの割り込み
回数が増大する。したがって従来のタイマ回路ではＣＰ
Ｕの処理能力を低下させるという問題点があった。
クロコンピュータを応用したシステムが増加する傾向に
あり、また、応用システムが複雑化するに伴ってＣＰＵ
の処理量が増大している。また、マイクロコンピュータ
に内蔵される上記のようなタイマ回路においても、色々
なタイマ動作を行うため、カウンタの値をラッチするレ
ジスタが複数個になり、これによりＣＰＵへの割り込み
回数が増大する。したがって従来のタイマ回路ではＣＰ
Ｕの処理能力を低下させるという問題点があった。
【０００６】この発明は上記のような問題点を解決する
ためになされたもので、ＣＰＵへの割り込みを低減さ
せ、ＣＰＵの処理能力を向上させることができるタイマ
回路を提供することを目的とする。
ためになされたもので、ＣＰＵへの割り込みを低減さ
せ、ＣＰＵの処理能力を向上させることができるタイマ
回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１の発明に係るタ
イマ回路は、入力パルス信号を計数するカウンタ３と、
このカウンタ３の値をＣＰＵ１に与えられるタイマ処理
情報としてラッチする複数のレジスタ４，７と、トリガ
信号によってカウンタ３の値を複数のレジスタ４，７へ
順番にラッチし、全レジスタ４，７のラッチ動作が終了
した時点でＣＰＵ１に割り込みを発生する制御を行う制
御回路８とを備えたものである。
イマ回路は、入力パルス信号を計数するカウンタ３と、
このカウンタ３の値をＣＰＵ１に与えられるタイマ処理
情報としてラッチする複数のレジスタ４，７と、トリガ
信号によってカウンタ３の値を複数のレジスタ４，７へ
順番にラッチし、全レジスタ４，７のラッチ動作が終了
した時点でＣＰＵ１に割り込みを発生する制御を行う制
御回路８とを備えたものである。
【０００８】請求項２の発明に係るタイマ回路は、複数
のレジスタ４，７，９のラッチ動作をイネーブル制御す
るための情報をラッチする複数のイネーブルレジスタ３
０，３１，３２を、複数のレジスタ４，７，９に対応さ
せて複数のレジスタ４，７，９を順番に指定していくよ
うにチェーン構造で配置して制御回路８に設けたもので
ある。
のレジスタ４，７，９のラッチ動作をイネーブル制御す
るための情報をラッチする複数のイネーブルレジスタ３
０，３１，３２を、複数のレジスタ４，７，９に対応さ
せて複数のレジスタ４，７，９を順番に指定していくよ
うにチェーン構造で配置して制御回路８に設けたもので
ある。
【０００９】
【作用】請求項１の発明において、カウンタ３は入力パ
ルス信号を計数しており、まず、１つ目のトリガ信号が
入力されると、制御回路８はレジスタ４にその時のカウ
ンタ３の値をラッチし、２つ目のトリガ信号が入力され
ると、レジスタ７にその時のカウンタ３の値をラッチす
る。そして制御回路８はＣＰＵ１に対して割り込みを発
生する。これにより、ＣＰＵ１はレジスタ４，７の値に
従ってタイマ処理を実行する。
ルス信号を計数しており、まず、１つ目のトリガ信号が
入力されると、制御回路８はレジスタ４にその時のカウ
ンタ３の値をラッチし、２つ目のトリガ信号が入力され
ると、レジスタ７にその時のカウンタ３の値をラッチす
る。そして制御回路８はＣＰＵ１に対して割り込みを発
生する。これにより、ＣＰＵ１はレジスタ４，７の値に
従ってタイマ処理を実行する。
【００１０】請求項２の発明において、イネーブルレジ
スタ３０，３１，３２は、それぞれレジスタ４，７，９
のラッチ動作を制御し、レジスタ４，７，９を順番に指
定していく。
スタ３０，３１，３２は、それぞれレジスタ４，７，９
のラッチ動作を制御し、レジスタ４，７，９を順番に指
定していく。
【００１１】
実施例１．図１はこの発明の一実施例に係るタイマ回路
とＣＰＵを含むマイクロコンピュータのブロック図であ
る。図１において、タイマ回路１１は、入力パルス信号
を計数するカウンタ３と、このカウンタ３の値をＣＰＵ
１に与えられるタイマ処理情報としてラッチする第１，
第２レジスタ４，７と、トリガ信号によってカウンタ３
の値を第１，第２レジスタ４，７へ順番にラッチし第
１，第２レジスタ４，７のラッチ動作が終了した時点で
ＣＰＵ１に割り込みを発生する制御を行う制御回路８と
を備えている。この実施例において、従来例との違いは
制御回路８と第２レジスタ７を備え、トリガ信号が制御
回路８を介して第１，第２レジスタ４，７及びＣＰＵ１
に供給される。
とＣＰＵを含むマイクロコンピュータのブロック図であ
る。図１において、タイマ回路１１は、入力パルス信号
を計数するカウンタ３と、このカウンタ３の値をＣＰＵ
１に与えられるタイマ処理情報としてラッチする第１，
第２レジスタ４，７と、トリガ信号によってカウンタ３
の値を第１，第２レジスタ４，７へ順番にラッチし第
１，第２レジスタ４，７のラッチ動作が終了した時点で
ＣＰＵ１に割り込みを発生する制御を行う制御回路８と
を備えている。この実施例において、従来例との違いは
制御回路８と第２レジスタ７を備え、トリガ信号が制御
回路８を介して第１，第２レジスタ４，７及びＣＰＵ１
に供給される。
【００１２】次に図１の実施例の動作を図２のタイミン
グチャートを参照して説明する。まず、ＣＰＵ１は、タ
イマ回路１１の制御回路８に対して、カウンタ値をラッ
チする第１レジスタ４及び第２レジスタ７を指定するよ
うに指示すると共に、第１レジスタ４次いで第２レジス
タ７の順番でカウンタ値をラッチさせ、第２レジスタ７
のラッチ動作が終了した時点で割り込みを発生させるよ
うに指示する。最初、制御回路８内のポインタは第１レ
ジスタ４を指示している。制御回路８は、時間ｔ1 のト
リガ信号によってこの時のカウンタ３の値を第１レジス
タ４へラッチする。この時、制御回路８内のポインタが
インクリメントされ、制御回路８は次に第２レジスタ７
を指定する。次に制御回路８は、時間ｔ2 のトリガ信号
によってこの時のカウンタ３の値を第２レジスタ７へラ
ッチする。この時、制御回路８はＣＰＵ１に対して割り
込み信号を発生する。この割り込み信号を受けてＣＰＵ
１は第１レジスタ４と第２レジスタ７の値を読み出し、
これらの値に基づいてトリガ信号の周期を計測し、タイ
マ処理を実行する。
グチャートを参照して説明する。まず、ＣＰＵ１は、タ
イマ回路１１の制御回路８に対して、カウンタ値をラッ
チする第１レジスタ４及び第２レジスタ７を指定するよ
うに指示すると共に、第１レジスタ４次いで第２レジス
タ７の順番でカウンタ値をラッチさせ、第２レジスタ７
のラッチ動作が終了した時点で割り込みを発生させるよ
うに指示する。最初、制御回路８内のポインタは第１レ
ジスタ４を指示している。制御回路８は、時間ｔ1 のト
リガ信号によってこの時のカウンタ３の値を第１レジス
タ４へラッチする。この時、制御回路８内のポインタが
インクリメントされ、制御回路８は次に第２レジスタ７
を指定する。次に制御回路８は、時間ｔ2 のトリガ信号
によってこの時のカウンタ３の値を第２レジスタ７へラ
ッチする。この時、制御回路８はＣＰＵ１に対して割り
込み信号を発生する。この割り込み信号を受けてＣＰＵ
１は第１レジスタ４と第２レジスタ７の値を読み出し、
これらの値に基づいてトリガ信号の周期を計測し、タイ
マ処理を実行する。
【００１３】図３は上記制御回路８の一回路構成例を示
す図である。図３において、２１はトリガ信号を受ける
インバータ、２０はインバータ２１からの反転トリガ信
号を入力とするＴ型フリップフロップ、２２はトリガ信
号とＴ型フリップフロップ２０の出力Ｑとの論理積をと
り第２レジスタ７へのトリガ信号を出力するＡＮＤゲー
ト、２３はトリガ信号とＴ型フリップフロップ２０の出
力Ｑ（反転）との論理積をとり第１レジスタ４へのトリ
ガ信号を出力するＡＮＤゲートである。
す図である。図３において、２１はトリガ信号を受ける
インバータ、２０はインバータ２１からの反転トリガ信
号を入力とするＴ型フリップフロップ、２２はトリガ信
号とＴ型フリップフロップ２０の出力Ｑとの論理積をと
り第２レジスタ７へのトリガ信号を出力するＡＮＤゲー
ト、２３はトリガ信号とＴ型フリップフロップ２０の出
力Ｑ（反転）との論理積をとり第１レジスタ４へのトリ
ガ信号を出力するＡＮＤゲートである。
【００１４】次に図３の回路の動作を図４のタイミング
チャートを参照して説明する。Ｔ型フリップフロップ２
０の出力Ｑが“Ｌ”の状態、出力Ｑ（反転）が“Ｈ”の
状態で、１つ目のトリガ信号が入力され、これによりＡ
ＮＤゲート２３からはトリガ信号が出力される。そして
１つ目のトリガ信号の立ち上がりで、Ｔ型フリップフロ
ップ２０の出力Ｑは“Ｈ”になり、次に２つ目のトリガ
信号が入力されると、ＡＮＤゲート２２からはトリガ信
号（割込み信号）が出力される。
チャートを参照して説明する。Ｔ型フリップフロップ２
０の出力Ｑが“Ｌ”の状態、出力Ｑ（反転）が“Ｈ”の
状態で、１つ目のトリガ信号が入力され、これによりＡ
ＮＤゲート２３からはトリガ信号が出力される。そして
１つ目のトリガ信号の立ち上がりで、Ｔ型フリップフロ
ップ２０の出力Ｑは“Ｈ”になり、次に２つ目のトリガ
信号が入力されると、ＡＮＤゲート２２からはトリガ信
号（割込み信号）が出力される。
【００１５】実施例２．図５は上記制御回路８の他の回
路構成例を含むブロック図である。図５において、３０
は第１レジスタ４のラッチ動作をイネーブル制御するた
めの情報のビットをラッチする第１イネーブルレジス
タ、３１は第２レジスタ７のラッチ動作をイネーブル制
御するための情報のビットをラッチする第２イネーブル
レジスタ、３２は第３レジスタ９のラッチ動作をイネー
ブル制御するための情報のビットをラッチする第３イネ
ーブルレジスタである。第１イネーブルレジスタ３０と
第２イネーブルレジスタ３１と第３イネーブルレジスタ
３２は第１レジスタ４と第２レジスタ７と第３レジスタ
９を順番に指定していくようにチェーン構造で配置され
ている。第１，第２，第３イネーブルレジスタ３０，３
１，３２は制御回路８に備えられている。
路構成例を含むブロック図である。図５において、３０
は第１レジスタ４のラッチ動作をイネーブル制御するた
めの情報のビットをラッチする第１イネーブルレジス
タ、３１は第２レジスタ７のラッチ動作をイネーブル制
御するための情報のビットをラッチする第２イネーブル
レジスタ、３２は第３レジスタ９のラッチ動作をイネー
ブル制御するための情報のビットをラッチする第３イネ
ーブルレジスタである。第１イネーブルレジスタ３０と
第２イネーブルレジスタ３１と第３イネーブルレジスタ
３２は第１レジスタ４と第２レジスタ７と第３レジスタ
９を順番に指定していくようにチェーン構造で配置され
ている。第１，第２，第３イネーブルレジスタ３０，３
１，３２は制御回路８に備えられている。
【００１６】次に図６を参照して図５のイネーブルレジ
スタの動作を説明する。例えば第１，第２，第３イネー
ブルレジスタ３０，３１，３２をそれぞれ３ビット構成
とすると、ビットｂ2 はラッチ動作を許可するためのイ
ネーブル許可ビット、ビットｂ1はトリガ信号の入力許
可を示すイネーブル状態ビット、ビットｂ0はラッチ動
作の終了を示すラッチ終了ビットである。最初に各イネ
ーブルレジスタ３０，３１，３２のビットｂ2 を“１”
にしてイネーブル許可状態とする。次に第１イネーブル
レジスタ３０のビットｂ1 だけを“１”としてトリガ信
号の入力を許可状態とする。このように設定された状態
で時間ｔ1 においてトリガ信号が入力されると、第１レ
ジスタ４にカウンタ値がラッチされるため第１イネーブ
ルレジスタ３０のビットｂ0が“１”となり、ビットｂ1
が“０”にクリアされ、かつ第２イネーブルレジスタ３
１のビットｂ1 が“１”にセットされ、第２レジスタ７
はトリガ信号の入力許可状態となる。次に時間ｔ2 にお
いてトリガ信号が入力されると、第２イネーブルレジス
タ３１のビットｂ0が“１”となり、ビットｂ1が“０”
にクリアされ、かつ、第３イネーブルレジスタ３２のビ
ットｂ1 が“１”にセットされ、第３レジスタ９はトリ
ガ信号の入力許可状態となる。このように第１，第２，
第３イネーブルレジスタ３０，３１，３２をチェーン構
造にすることにより、第１，第２，第３レジスタ４，
７，９を順次指定することができる。
スタの動作を説明する。例えば第１，第２，第３イネー
ブルレジスタ３０，３１，３２をそれぞれ３ビット構成
とすると、ビットｂ2 はラッチ動作を許可するためのイ
ネーブル許可ビット、ビットｂ1はトリガ信号の入力許
可を示すイネーブル状態ビット、ビットｂ0はラッチ動
作の終了を示すラッチ終了ビットである。最初に各イネ
ーブルレジスタ３０，３１，３２のビットｂ2 を“１”
にしてイネーブル許可状態とする。次に第１イネーブル
レジスタ３０のビットｂ1 だけを“１”としてトリガ信
号の入力を許可状態とする。このように設定された状態
で時間ｔ1 においてトリガ信号が入力されると、第１レ
ジスタ４にカウンタ値がラッチされるため第１イネーブ
ルレジスタ３０のビットｂ0が“１”となり、ビットｂ1
が“０”にクリアされ、かつ第２イネーブルレジスタ３
１のビットｂ1 が“１”にセットされ、第２レジスタ７
はトリガ信号の入力許可状態となる。次に時間ｔ2 にお
いてトリガ信号が入力されると、第２イネーブルレジス
タ３１のビットｂ0が“１”となり、ビットｂ1が“０”
にクリアされ、かつ、第３イネーブルレジスタ３２のビ
ットｂ1 が“１”にセットされ、第３レジスタ９はトリ
ガ信号の入力許可状態となる。このように第１，第２，
第３イネーブルレジスタ３０，３１，３２をチェーン構
造にすることにより、第１，第２，第３レジスタ４，
７，９を順次指定することができる。
【００１７】
【発明の効果】以上のように本発明によれば、トリガ信
号によってカウンタの値を複数のレジスタへ順番にラッ
チし全レジスタのラッチ動作が終了した時点で中央処理
装置に割り込みを発生する制御を行う制御回路を備えて
構成したので、カウンタの値をラッチするレジスタが複
数になっても、ラッチ動作が全部終了した時点で中央処
理装置は割り込みがかけられるようになり、これにより
中央処理装置への割り込みが低減でき、中央処理装置の
処理能力を向上させることができるという効果が得られ
る。また、複数のレジスタのラッチ動作をイネーブル制
御するための情報をラッチする複数のイネーブルレジス
タを、複数のレジスタに対応させて複数のレジスタを順
番に指定していくようにチェーン構造で配置して制御回
路に設けて構成したので、イネーブル制御するための情
報を設定することによって、レジスタを順番に指定する
ことが容易にでき、これにより上記効果を達成するのに
役立つ。
号によってカウンタの値を複数のレジスタへ順番にラッ
チし全レジスタのラッチ動作が終了した時点で中央処理
装置に割り込みを発生する制御を行う制御回路を備えて
構成したので、カウンタの値をラッチするレジスタが複
数になっても、ラッチ動作が全部終了した時点で中央処
理装置は割り込みがかけられるようになり、これにより
中央処理装置への割り込みが低減でき、中央処理装置の
処理能力を向上させることができるという効果が得られ
る。また、複数のレジスタのラッチ動作をイネーブル制
御するための情報をラッチする複数のイネーブルレジス
タを、複数のレジスタに対応させて複数のレジスタを順
番に指定していくようにチェーン構造で配置して制御回
路に設けて構成したので、イネーブル制御するための情
報を設定することによって、レジスタを順番に指定する
ことが容易にでき、これにより上記効果を達成するのに
役立つ。
【図１】この発明の一実施例にかかるタイマ回路と中央
処理装置を含むマイクロコンピュータのブロック図であ
る。
処理装置を含むマイクロコンピュータのブロック図であ
る。
【図２】図１の実施例の動作を説明するためのタイミン
グチャートである。
グチャートである。
【図３】この実施例における制御回路の一回路構成例を
示す図である。
示す図である。
【図４】図３の回路の動作を説明するためのタイミング
チャートである。
チャートである。
【図５】この実施例における制御回路の他の回路構成例
を含むブロック図である。
を含むブロック図である。
【図６】図５の回路の動作を説明するためのビット変化
図である。
図である。
【図７】従来のタイマ回路と中央処理装置を含むマイク
ロコンピュータのブロック図である。
ロコンピュータのブロック図である。
【図８】図７の従来例の動作を説明するためのタイミン
グチャートである。
グチャートである。
１ ＣＰＵ（中央処理装置） ３ カウンタ ４，７，９ レジスタ ８ 制御回路 １１ タイマ回路 ３０，３１，３２ イネーブルレジスタ
Claims (2)
- 【請求項１】 中央処理装置を備えたマイクロコンピュ
ータに内蔵され上記中央処理装置への所定のタイマ処理
をさせるためのタイマ回路において、入力パルス信号を
計数するカウンタと、このカウンタの値を上記中央処理
装置に与えられるタイマ処理情報としてラッチする複数
のレジスタと、トリガ信号によって上記カウンタの値を
上記複数のレジスタへ順番にラッチし全レジスタのラッ
チ動作が終了した時点で上記中央処理装置に割り込みを
発生する制御を行う制御回路とを備えたことを特徴とす
るタイマ回路。 - 【請求項２】 中央処理装置を備えたマイクロコンピュ
ータに内蔵され上記中央処理装置への所定のタイマ処理
をさせるためのタイマ回路において、入力パルス信号を
計数するカウンタと、このカウンタの値を上記中央処理
装置に与えられるタイマ処理情報としてラッチする複数
のレジスタと、トリガ信号によって上記カウンタの値を
上記複数のレジスタへ順番にラッチし全レジスタのラッ
チ動作が終了した時点で上記中央処理装置に割り込みを
発生する制御を行う制御回路とを備え、上記複数のレジ
スタのラッチ動作をイネーブル制御するための情報をラ
ッチする複数のイネーブルレジスタを、上記複数のレジ
スタに対応させて上記複数のレジスタを順番に指定して
いくようにチェーン構造で配置して上記制御回路に設け
たことを特徴とするタイマ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3360053A JPH05181562A (ja) | 1991-12-27 | 1991-12-27 | タイマ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3360053A JPH05181562A (ja) | 1991-12-27 | 1991-12-27 | タイマ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05181562A true JPH05181562A (ja) | 1993-07-23 |
Family
ID=18467666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3360053A Pending JPH05181562A (ja) | 1991-12-27 | 1991-12-27 | タイマ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05181562A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS502982A (ja) * | 1973-05-09 | 1975-01-13 | ||
| JPS5646482A (en) * | 1979-09-25 | 1981-04-27 | Nissan Motor Co Ltd | Time interval measuring methode |
-
1991
- 1991-12-27 JP JP3360053A patent/JPH05181562A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS502982A (ja) * | 1973-05-09 | 1975-01-13 | ||
| JPS5646482A (en) * | 1979-09-25 | 1981-04-27 | Nissan Motor Co Ltd | Time interval measuring methode |
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