JPH03185928A - Ａ／ｄコンバータ回路 - Google Patents
Ａ／ｄコンバータ回路Info
- Publication number
- JPH03185928A JPH03185928A JP32510889A JP32510889A JPH03185928A JP H03185928 A JPH03185928 A JP H03185928A JP 32510889 A JP32510889 A JP 32510889A JP 32510889 A JP32510889 A JP 32510889A JP H03185928 A JPH03185928 A JP H03185928A
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- JP
- Japan
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- conversion
- circuit
- signal
- bit
- stop
- Prior art date
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 128
- 238000010586 diagram Methods 0.000 description 7
- 238000003708 edge detection Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ／Ｄコンバータ回路に関し、特にアナログ入
力をＮ個持ち前記アナログ入力のうちの１個を選択して
ディジタル値に変換するＡ／Ｄコンバータ回路に関する
。
力をＮ個持ち前記アナログ入力のうちの１個を選択して
ディジタル値に変換するＡ／Ｄコンバータ回路に関する
。
従来、この種のＡ／Ｄコンバータ回路は、マイクロコン
ピュータ等に内蔵され、選択したアナログ入力のうちの
１個をディジタル値に変換している。しかも、かかるＡ
／Ｄコンバータにおいては、選択したアナログ入力の変
換が完了すると、変換動作を停止する構成になっている
。
ピュータ等に内蔵され、選択したアナログ入力のうちの
１個をディジタル値に変換している。しかも、かかるＡ
／Ｄコンバータにおいては、選択したアナログ入力の変
換が完了すると、変換動作を停止する構成になっている
。
上述した従来のＡ／Ｄコンバータ回路は、選択したアナ
ログ入力の変換が完了すると、変換動作を停止するので
、その都度変換開始を指定しなければならず、Ａ／Ｄ変
換動作を多く行うほど処理時間がかかり、またソフトウ
ェアの負担を大きくするという欠点がある。
ログ入力の変換が完了すると、変換動作を停止するので
、その都度変換開始を指定しなければならず、Ａ／Ｄ変
換動作を多く行うほど処理時間がかかり、またソフトウ
ェアの負担を大きくするという欠点がある。
本発明の目的は、かかるＡ／Ｄ変換結果の処理時間を速
くするとともに、ソフトウェアの負担を軽減することの
できるＡ／Ｄコンバータ回路を提供することにある。
くするとともに、ソフトウェアの負担を軽減することの
できるＡ／Ｄコンバータ回路を提供することにある。
本発明のＡ／Ｄコンバータ回路は、コントロール回路に
選択したアナログ入力すべての変換が終了したのち停止
するか或いはあらかじめ設定したインターバル毎に変換
動作を繰り返すかを切り換える回路と、前記インターバ
ルを設定するレジスタと、前記インターバルをカウント
する回路とを有している。
選択したアナログ入力すべての変換が終了したのち停止
するか或いはあらかじめ設定したインターバル毎に変換
動作を繰り返すかを切り換える回路と、前記インターバ
ルを設定するレジスタと、前記インターバルをカウント
する回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のＡ／Ｄコンバータ回路の概略を示すブ
ロック図である。
ロック図である。
第１図に示すように、かかるＡ／Ｄコンバータ回路はＡ
／Ｄ変換の動作モード及び変換するアナログソースを指
定する５ビツトのＡ／Ｄ変換モードレジスタ１と、アナ
ログ入力の選択と変換の開始及び停止を制御するコント
ロール回路２と、コントロール回路２からのアナログ入
力選択信号９を入力してアナログ入力（ＡＮＯ〜ＡＮ５
）の中から変換するアナログ入力を選択し変換アナログ
入力１３として出力するアナログマルチプレクサ３と、
変換アナログ人力１３と比較電圧１４とを入力してＡ／
Ｄ変換動作を行なう変換回路４と、変換回路４からの変
換結果を格納する変換結果格納レジスタ５と、格納後に
変換結果を読出す内部バス６と、タップデコーダ８の指
定によりＡＶＲ第１５とＡＶｓｓ１６の間の電圧を分圧
して先の比較電圧１４を発生する抵抗ラダー７とを有し
ている。
／Ｄ変換の動作モード及び変換するアナログソースを指
定する５ビツトのＡ／Ｄ変換モードレジスタ１と、アナ
ログ入力の選択と変換の開始及び停止を制御するコント
ロール回路２と、コントロール回路２からのアナログ入
力選択信号９を入力してアナログ入力（ＡＮＯ〜ＡＮ５
）の中から変換するアナログ入力を選択し変換アナログ
入力１３として出力するアナログマルチプレクサ３と、
変換アナログ人力１３と比較電圧１４とを入力してＡ／
Ｄ変換動作を行なう変換回路４と、変換回路４からの変
換結果を格納する変換結果格納レジスタ５と、格納後に
変換結果を読出す内部バス６と、タップデコーダ８の指
定によりＡＶＲ第１５とＡＶｓｓ１６の間の電圧を分圧
して先の比較電圧１４を発生する抵抗ラダー７とを有し
ている。
かかるＡ／Ｄコンバータ回路において、コントロール回
路２は変換開始信号１０および変換停止信号１１を必要
に応じて変換回路４に送出し、力変換回路４からは変換
終了信号１２を受信して変換終了制御を行なう。
路２は変換開始信号１０および変換停止信号１１を必要
に応じて変換回路４に送出し、力変換回路４からは変換
終了信号１２を受信して変換終了制御を行なう。
第２図は本発明の第一の実施例を説明するためのコント
ロール回路図である。
ロール回路図である。
第２図に示すように、Ａ／Ｄコン、バータ回路における
コントロール回路２はＡ／Ｄ変換モードレジスタ１から
５ビツトの情報を受信している。すなわち、ピッ）０は
Ａ／Ｄ変換の開始及び停止を指定するビット、ビット１
は変換終了後に停止するか或いはインターバルカウント
後にＡ／Ｄ変換を再度行うかを指定するビット、ビット
２．ビット３．ビット４は変換するアナログソースを選
択するビットである。コントロール回路２を構成するア
ナログ入力コントロール部１７はアナログ入力の選択を
行なう回路であり、Ａ／Ｄ変換モードレジスタ１のビッ
ト２〜ビツト４の値を入力し、アナログ入力選択信号９
を出力する。また、ＡＮＤゲート１９はＡ／Ｄ変換モー
ドレジスタ１のビット０とビットｌおよびタイマ一致信
号２６とを入力する３人力ＡＮＤゲートであり、ＯＲゲ
ー）２０はＡ／Ｄ変換モードレジスタ１のビット０がＯ
″からｌ°′に変化したことを検出する立ち上がりエツ
ジ検出回路１８の出力とＡＮＤゲート１９の出力とを入
力する２人力ＯＲゲートである。更に、ＯＲゲート２５
はＡ／Ｄ変換モードレジスタ１のビット０のレベルを反
転するインバータ２４の出力と変換回路４から送出され
る変換終了信号１２の出力とを入力する２人力ＯＲゲー
トである。
コントロール回路２はＡ／Ｄ変換モードレジスタ１から
５ビツトの情報を受信している。すなわち、ピッ）０は
Ａ／Ｄ変換の開始及び停止を指定するビット、ビット１
は変換終了後に停止するか或いはインターバルカウント
後にＡ／Ｄ変換を再度行うかを指定するビット、ビット
２．ビット３．ビット４は変換するアナログソースを選
択するビットである。コントロール回路２を構成するア
ナログ入力コントロール部１７はアナログ入力の選択を
行なう回路であり、Ａ／Ｄ変換モードレジスタ１のビッ
ト２〜ビツト４の値を入力し、アナログ入力選択信号９
を出力する。また、ＡＮＤゲート１９はＡ／Ｄ変換モー
ドレジスタ１のビット０とビットｌおよびタイマ一致信
号２６とを入力する３人力ＡＮＤゲートであり、ＯＲゲ
ー）２０はＡ／Ｄ変換モードレジスタ１のビット０がＯ
″からｌ°′に変化したことを検出する立ち上がりエツ
ジ検出回路１８の出力とＡＮＤゲート１９の出力とを入
力する２人力ＯＲゲートである。更に、ＯＲゲート２５
はＡ／Ｄ変換モードレジスタ１のビット０のレベルを反
転するインバータ２４の出力と変換回路４から送出され
る変換終了信号１２の出力とを入力する２人力ＯＲゲー
トである。
−５−゛・ゝ・
また、アップカウンタ２３は変換停止信号１１とＡ／Ｄ
変換モードレジスタ１０ビット０および図示していない
ＣＰＵクロックとを入力し、１００μＳ毎にカウンタア
ップする回路であり、コンベアレジスタ２１にセットし
た値とカウント値が一致スると、コンパレータ２２より
タイマ一致信号２６が出力される。尚、このコンベアレ
ジスタ２１はＣＰＵ （図示せず）から書込み可能なレ
ジスタである。一方、コンパレータ２２はアップカウン
タ２３のカウント値とコンベアレジスタ２１との比較を
行い、一致するとタイマ一致信号２６を出力する。
変換モードレジスタ１０ビット０および図示していない
ＣＰＵクロックとを入力し、１００μＳ毎にカウンタア
ップする回路であり、コンベアレジスタ２１にセットし
た値とカウント値が一致スると、コンパレータ２２より
タイマ一致信号２６が出力される。尚、このコンベアレ
ジスタ２１はＣＰＵ （図示せず）から書込み可能なレ
ジスタである。一方、コンパレータ２２はアップカウン
タ２３のカウント値とコンベアレジスタ２１との比較を
行い、一致するとタイマ一致信号２６を出力する。
かかるコントロール回路２に接続された変換回路４はＡ
／Ｄ変換を行なう回路であり、変換開始信号１０及び変
換停止信号１１により制御され、変換が終了すると、変
換終了信号１２を出力する。
／Ｄ変換を行なう回路であり、変換開始信号１０及び変
換停止信号１１により制御され、変換が終了すると、変
換終了信号１２を出力する。
第３図は第２図における変換終了・停止・開始各信号の
タイミング図である。
タイミング図である。
第３図に示すように、ここではタイマレジスタ値を５Ｈ
に設定し、アナログ人力ＡＮ３を選択し６一 た例について示し、変換停止信号１１が送出されてから
５００μｓだって変換開始信号１０が送出されることを
表わしている。
に設定し、アナログ人力ＡＮ３を選択し６一 た例について示し、変換停止信号１１が送出されてから
５００μｓだって変換開始信号１０が送出されることを
表わしている。
次に、上述したＡ／Ｄコンバータ回路の具体的動作につ
いて第２図および第３図を参照して説明する。
いて第２図および第３図を参照して説明する。
まず、Ａ／Ｄ変換モードレジスタ１のビット０に“１″
をセットして変換動作を許可すると、ＯＲゲート２０よ
り変換開始信号１０を出力してＡ／Ｄ変換が開始される
。このＡ／Ｄ変換を開始すると、Ａ／Ｄ変換モードレジ
スタ１のビット２〜ビツト４の設定に基づきアナログ入
力コントロール部１７はアナログ入力スの選択を行なう
。
をセットして変換動作を許可すると、ＯＲゲート２０よ
り変換開始信号１０を出力してＡ／Ｄ変換が開始される
。このＡ／Ｄ変換を開始すると、Ａ／Ｄ変換モードレジ
スタ１のビット２〜ビツト４の設定に基づきアナログ入
力コントロール部１７はアナログ入力スの選択を行なう
。
例えば、ここでビット２が１″ ビット３が“１″、ビ
ット４が“０′”の場合には、アナログ入力ＡＮＯ〜Ａ
Ｎ５のうちＡＮ３を選択する。
ット４が“０′”の場合には、アナログ入力ＡＮＯ〜Ａ
Ｎ５のうちＡＮ３を選択する。
一方、アップカウンタ２３はＡ／Ｄ変換モードレジスタ
１のピッ）Ｏが“１”で且つ変換停止信号１１を入力し
た時カウント動作を開始し、カウント値がコンベアレジ
スタ２１のセット値と一致する毎にカウント値をクリア
する。その時、コンパレータ２２はタイマ一致信号２６
を発生する。
１のピッ）Ｏが“１”で且つ変換停止信号１１を入力し
た時カウント動作を開始し、カウント値がコンベアレジ
スタ２１のセット値と一致する毎にカウント値をクリア
する。その時、コンパレータ２２はタイマ一致信号２６
を発生する。
例えば、コンベアレジスタ２１に“５Ｈ”をセットする
と、１００μ５Ｘ５＝５００μＳ毎にタイマ一致信号２
６を発生する。
と、１００μ５Ｘ５＝５００μＳ毎にタイマ一致信号２
６を発生する。
次に、Ａ／Ｄ変換を終了すると、変換回路４からは変換
終了信号１２を発生するので、ＯＲゲート２５は変換停
止信号１１を出力して変換動作は停止する。
終了信号１２を発生するので、ＯＲゲート２５は変換停
止信号１１を出力して変換動作は停止する。
しかる後、Ａ／Ｄ変換変換モードレジスタビット１が１
”にセットしであるならば、ＡＮＤゲー）１９はタイマ
一致信号２６が“１″になった時に１”を出力する。従
って、ＯＲゲー）２０は変換開始信号１・Ｏを出力する
。その結果、変換回路４は再度変換動作を開始し、アナ
ログ入力コントロール部１７は再びアナログ入力ＡＮ３
を選択する。この変換を終了すると、変換回路４Ｑキ再
び停止する。すなわち、アップカウンタ２３からタイマ
一致信号２６が出力される毎にＡ／Ｄ変換が行なわれる
。
”にセットしであるならば、ＡＮＤゲー）１９はタイマ
一致信号２６が“１″になった時に１”を出力する。従
って、ＯＲゲー）２０は変換開始信号１・Ｏを出力する
。その結果、変換回路４は再度変換動作を開始し、アナ
ログ入力コントロール部１７は再びアナログ入力ＡＮ３
を選択する。この変換を終了すると、変換回路４Ｑキ再
び停止する。すなわち、アップカウンタ２３からタイマ
一致信号２６が出力される毎にＡ／Ｄ変換が行なわれる
。
、次に、Ａ／Ｄ変換モードレジスタ１のビット１が“０
”にセットされている場合について説明する。すなわち
、ＡＮＤゲート１９は常に“０″となるので、変換開始
信号１０を出力しない。その結果、Ａ／Ｄ変換モードレ
ジスタ１で再度変換開始を設定しない限り、変換回路４
は動作しない。
”にセットされている場合について説明する。すなわち
、ＡＮＤゲート１９は常に“０″となるので、変換開始
信号１０を出力しない。その結果、Ａ／Ｄ変換モードレ
ジスタ１で再度変換開始を設定しない限り、変換回路４
は動作しない。
上述したように、第３図にはアナログ入力ＡＮ３を選択
した場合のタイミングチャートを示している。
した場合のタイミングチャートを示している。
上述した本実施例において、あらかじめきまった間隔で
Ａ／Ｄ変換の結果を読出す場合、ソフトウェアによって
その度に変換開始を指定するよりもタイマレジスタにイ
ンターバルを設定し、ハードウェアで変換を開始する方
がソフトウェアの負担も軽くなる。さらに、変換開始を
指定してからＡ／Ｄ変換が終了するまで、待機したのち
結果を読み出すとすると、Ａ／Ｄ変換時間が７０μＳで
Ａ／Ｄ変換開始命令の実行時間が４μＳとすると、Ａ／
Ｄ変換１回につき７４μＳの時間がかかってしまうこと
になる。本実施例においては、変換結−９，− 果を読み出すだけで最新のＡ／Ｄ変換の結果がリードで
きるため、その分処理時間を短縮することができる。例
えば、１秒間に５０回Ａ／Ｄ変換を行うとすると、 ７４μ５Ｘ５０＝３．７μＳ の処理時間が短縮できる。
Ａ／Ｄ変換の結果を読出す場合、ソフトウェアによって
その度に変換開始を指定するよりもタイマレジスタにイ
ンターバルを設定し、ハードウェアで変換を開始する方
がソフトウェアの負担も軽くなる。さらに、変換開始を
指定してからＡ／Ｄ変換が終了するまで、待機したのち
結果を読み出すとすると、Ａ／Ｄ変換時間が７０μＳで
Ａ／Ｄ変換開始命令の実行時間が４μＳとすると、Ａ／
Ｄ変換１回につき７４μＳの時間がかかってしまうこと
になる。本実施例においては、変換結−９，− 果を読み出すだけで最新のＡ／Ｄ変換の結果がリードで
きるため、その分処理時間を短縮することができる。例
えば、１秒間に５０回Ａ／Ｄ変換を行うとすると、 ７４μ５Ｘ５０＝３．７μＳ の処理時間が短縮できる。
第４図は本発明の第二の実施例を説明するためのコント
ロール回路図である。
ロール回路図である。
第４図に示すように、本実施例はＡ／Ｄ変換モードレジ
スタ１．変換回路４とコントロール回路２とを示し、こ
のコントロール回路２はアナログ入力選択信号６を出力
するアナログ入力コントロール部１７と変換開始信号１
０を出力するＯＲゲート２０と、変換終了信号１２を入
力し変換停止信号１１を出力するＯＲゲート２５および
立ち上がりエツジ検出回路１８については前述した第一
の実施例と同じである。本実施例はＡ／Ｄ変換モードレ
ジスタ１のビット０とビット１を入力して分周を行う分
周回路２８を有し、１００μｓおきにデクリメント信号
３２を出力する。また、本１０− 実施例はデクリメンタ３０を有し、分周回路２８からの
信号により値をデクリメントし、ボロー信号３１を出力
する。更に、本実施例はモジュロレジスタ２９を有し、
Ａ／Ｄ変換を行うインターバルを指定する。このレジス
タ２９はＣＰＵ （図示せず）より書き込み可能であり
、デクリメンタ３０に初期値を設定する。また、ＡＮＤ
ゲート２７はＡ／Ｄ変換変換モードレジスタビット０と
デクリメンタ３０のボロー信号３１とを入力する２人力
ＡＮＤゲートである。
スタ１．変換回路４とコントロール回路２とを示し、こ
のコントロール回路２はアナログ入力選択信号６を出力
するアナログ入力コントロール部１７と変換開始信号１
０を出力するＯＲゲート２０と、変換終了信号１２を入
力し変換停止信号１１を出力するＯＲゲート２５および
立ち上がりエツジ検出回路１８については前述した第一
の実施例と同じである。本実施例はＡ／Ｄ変換モードレ
ジスタ１のビット０とビット１を入力して分周を行う分
周回路２８を有し、１００μｓおきにデクリメント信号
３２を出力する。また、本１０− 実施例はデクリメンタ３０を有し、分周回路２８からの
信号により値をデクリメントし、ボロー信号３１を出力
する。更に、本実施例はモジュロレジスタ２９を有し、
Ａ／Ｄ変換を行うインターバルを指定する。このレジス
タ２９はＣＰＵ （図示せず）より書き込み可能であり
、デクリメンタ３０に初期値を設定する。また、ＡＮＤ
ゲート２７はＡ／Ｄ変換変換モードレジスタビット０と
デクリメンタ３０のボロー信号３１とを入力する２人力
ＡＮＤゲートである。
次に、上述したＡ／Ｄコンバータ回路の動作について説
明する。
明する。
まず、Ａ／Ｄ変換モードレジスタ１のビット０に“１″
をセットして変換動作を開始し、アナログ入力の選択を
行なって変換動作を終了するまでは前述した第一の実施
例と同じである。
をセットして変換動作を開始し、アナログ入力の選択を
行なって変換動作を終了するまでは前述した第一の実施
例と同じである。
本実施例においては、分周回路２８が１００μｓおきに
デクリメント信号３２を出力するので、デクリメント３
０はこのデクリメント信号３２を入力してデクリメント
する。このデクリメントした結果が“０″になったら、
ボロー信号３１を出力する。また、変換停止信号１１の
出力タイミングによりモジュロレジスタ２９の値を再び
ロードする。
デクリメント信号３２を出力するので、デクリメント３
０はこのデクリメント信号３２を入力してデクリメント
する。このデクリメントした結果が“０″になったら、
ボロー信号３１を出力する。また、変換停止信号１１の
出力タイミングによりモジュロレジスタ２９の値を再び
ロードする。
すなわち、ＡＮＤゲート２７はボロー信号３１が“ｌ′
”で且つＡ／Ｄ変換モードレジスタ１のピッ）Ｏが“１
″の時に“１”を出力し、ＯＲゲート２０に送出する。
”で且つＡ／Ｄ変換モードレジスタ１のピッ）Ｏが“１
″の時に“１”を出力し、ＯＲゲート２０に送出する。
それ故、ＯＲゲート２０は変換開始信号１０を出力する
。従って、モジュロレジスタ２９にＭを設定すると、Ｍ
×１００μＳおきに変換開始信号１０が出力される。
。従って、モジュロレジスタ２９にＭを設定すると、Ｍ
×１００μＳおきに変換開始信号１０が出力される。
以上説明したように、本発明のＡ／Ｄコンバータ回路は
、コントロール回路にアナログ入力のうち選択したアナ
ログ入力の変換を終了してから停止するか或いはあらか
じめ設定したインターバル毎に変換動作をくり返すかを
切り換える回路を設えることにより、Ａ／Ｄ変換結果の
処理時間が早くなり且つソフトウェアの負担を軽減する
ことができるという効果がある。
、コントロール回路にアナログ入力のうち選択したアナ
ログ入力の変換を終了してから停止するか或いはあらか
じめ設定したインターバル毎に変換動作をくり返すかを
切り換える回路を設えることにより、Ａ／Ｄ変換結果の
処理時間が早くなり且つソフトウェアの負担を軽減する
ことができるという効果がある。
第１図は本発明のＡ／Ｄコンバータ回路の概略を示すブ
ロック図、第２図は本発明の第一の実施例を説明するた
めのコントロール回路図、第３図は第２図における変換
終了・停止・開始各信号のタイミング図、第４図は本発
明の第二の実施例を説明するためのコントロール回路図
である。 １・・・・・・Ａ／Ｄ変換モードレジスタ、２・・・・
・・コントロール回路、３・・・・・・アナログマルチ
プレクサ、４・・・・・・変換回路、５・・・・・・変
換結果格納レジスタ、６・・・・・・内部バス、７・・
・・・・抵抗ラダー ８・・・・・・タップデコーダ、
９・・・・・・アナログ入力選択信号、１０・・・・・
・変換開始信号、１１・・・・・・変換停止信号、１２
・・・・・・変換終了信号、１３・・・・・・変換アナ
ログ入力、１４・・・・・・比較電圧、１７・・・・・
・アナログ入力コントロール回路、１８・・・・・・立
ち上がりエツジ検出回路、１９．２７・・・・・・ＡＮ
Ｄゲート、２０．２５・・・・・・ＯＲゲート、２１・
・・・・・コンベアレジスタ、２２・・・・・・コンパ
レータ、２３・・・・・・アップカウンタ、２４・・・
・・・インぶ一タ、２６・・・・・・タイマ一致信号、
２８・・・・・・３− 分周回路、 ２９・・・・・・モジュロレジスタ、 ３０・・・・・・ デクリメンタ、 ３１・・・・・・ボロー信号、 ３２・・・・・・デ クリメント信号。
ロック図、第２図は本発明の第一の実施例を説明するた
めのコントロール回路図、第３図は第２図における変換
終了・停止・開始各信号のタイミング図、第４図は本発
明の第二の実施例を説明するためのコントロール回路図
である。 １・・・・・・Ａ／Ｄ変換モードレジスタ、２・・・・
・・コントロール回路、３・・・・・・アナログマルチ
プレクサ、４・・・・・・変換回路、５・・・・・・変
換結果格納レジスタ、６・・・・・・内部バス、７・・
・・・・抵抗ラダー ８・・・・・・タップデコーダ、
９・・・・・・アナログ入力選択信号、１０・・・・・
・変換開始信号、１１・・・・・・変換停止信号、１２
・・・・・・変換終了信号、１３・・・・・・変換アナ
ログ入力、１４・・・・・・比較電圧、１７・・・・・
・アナログ入力コントロール回路、１８・・・・・・立
ち上がりエツジ検出回路、１９．２７・・・・・・ＡＮ
Ｄゲート、２０．２５・・・・・・ＯＲゲート、２１・
・・・・・コンベアレジスタ、２２・・・・・・コンパ
レータ、２３・・・・・・アップカウンタ、２４・・・
・・・インぶ一タ、２６・・・・・・タイマ一致信号、
２８・・・・・・３− 分周回路、 ２９・・・・・・モジュロレジスタ、 ３０・・・・・・ デクリメンタ、 ３１・・・・・・ボロー信号、 ３２・・・・・・デ クリメント信号。
Claims (1)
- アナログ入力をＮ個有し、前記アナログ入力のうちの１
個を選択してディジタル信号に変換するＡ／Ｄコンバー
タ回路において、前記アナログ入力のうち選択した入力
の変換が終了してから停止するか或いはタイマ回路によ
ってあらかじめ設定したインターバル毎に変換動作を繰
り返すかを切換える回路を有することを特徴とするＡ／
Ｄコンバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32510889A JPH03185928A (ja) | 1989-12-14 | 1989-12-14 | Ａ／ｄコンバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32510889A JPH03185928A (ja) | 1989-12-14 | 1989-12-14 | Ａ／ｄコンバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03185928A true JPH03185928A (ja) | 1991-08-13 |
Family
ID=18173207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32510889A Pending JPH03185928A (ja) | 1989-12-14 | 1989-12-14 | Ａ／ｄコンバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03185928A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0824291A2 (en) * | 1996-08-09 | 1998-02-18 | Nec Corporation | Power saving a/d converter |
-
1989
- 1989-12-14 JP JP32510889A patent/JPH03185928A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0824291A2 (en) * | 1996-08-09 | 1998-02-18 | Nec Corporation | Power saving a/d converter |
| US6057795A (en) * | 1996-08-09 | 2000-05-02 | Nec Corporation | Power saving A/D converter |
| EP0824291A3 (en) * | 1996-08-09 | 2001-08-08 | Nec Corporation | Power saving a/d converter |
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