JPS6295848A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6295848A JPS6295848A JP23518185A JP23518185A JPS6295848A JP S6295848 A JPS6295848 A JP S6295848A JP 23518185 A JP23518185 A JP 23518185A JP 23518185 A JP23518185 A JP 23518185A JP S6295848 A JPS6295848 A JP S6295848A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- input
- chips
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路装置に関し、特に短期間での開
発に好適な半導体集積回路装置に関する。
発に好適な半導体集積回路装置に関する。
従来、半導体集積回路装置を短期間にて開発する方法と
してマスタースライス方式による半導体集積回路装置が
知られている。これは半導体基板（ウェハ）上にトラン
ジスタや抵抗などを予め形成しておき、配線は各品種ご
とに別工程で行うものである。すなわち新品種の半導体
集積回路装置の開発な行う際、ウェハ上に予め素子が形
成されているので、回路レイアウト後即座に配線作業が
行え、よ〜てへ造期間の短縮が可能となる。
してマスタースライス方式による半導体集積回路装置が
知られている。これは半導体基板（ウェハ）上にトラン
ジスタや抵抗などを予め形成しておき、配線は各品種ご
とに別工程で行うものである。すなわち新品種の半導体
集積回路装置の開発な行う際、ウェハ上に予め素子が形
成されているので、回路レイアウト後即座に配線作業が
行え、よ〜てへ造期間の短縮が可能となる。
上記したマス４−スライス方式は少量多品種の半導体集
積回路装置（以下ＩＣと略す）の開発に適しており、特
にディジタル回路において広く利用されている。これは
ディジタル回路では論理ゲートのスイッチング動作によ
って信号が伝送されろ為、異なる品種のＩＣを製造する
場合、個々の論理ゲートの内部構成（トランジスタ及び
抵抗など）は変えることなく入出力配線を変更するだけ
で対応が可能な為である。すなわち設計者は論理ゲート
を用いて所要の回路設計を行い、レイアウト設計におい
ても設計回路に従って論理ゲートの入出力配線を行えば
よ＼、 ７く、論理ゲート内部の詳細な設計を省略できる為であ
る。またマスタースライス方式はディジタル回路の他、
アナログ回路のＩＣとしても利用されている。
積回路装置（以下ＩＣと略す）の開発に適しており、特
にディジタル回路において広く利用されている。これは
ディジタル回路では論理ゲートのスイッチング動作によ
って信号が伝送されろ為、異なる品種のＩＣを製造する
場合、個々の論理ゲートの内部構成（トランジスタ及び
抵抗など）は変えることなく入出力配線を変更するだけ
で対応が可能な為である。すなわち設計者は論理ゲート
を用いて所要の回路設計を行い、レイアウト設計におい
ても設計回路に従って論理ゲートの入出力配線を行えば
よ＼、 ７く、論理ゲート内部の詳細な設計を省略できる為であ
る。またマスタースライス方式はディジタル回路の他、
アナログ回路のＩＣとしても利用されている。
ところがアナログ回路では各種の機能回路が多数あり、
その為異なる品種のＩＣを製造する場合、当然ＩＣ内の
機能回路も異なることから、回路レイアウトも抵抗およ
びトランジスタ等個個の素子の配線から行う必要がある
。また回路機能によって使用される素子も、たとえば抵
抗などはさまざまな値のものが必要となる為、異なる品
種のＩＣに対応するには実際に使用される素子数より多
数の素子をウニノ１上に形成しておかねばならない。そ
のため回路が大規模になるにつれ予めウェハ上に形成し
ておく素子数が増大し、各素子の配線を行うレイアウト
設計は素子の配置が固定されているために複雑となり、
レイアウト設計に費やされる時間が増加しマスタースラ
イス方式による利点が生かせなくなる。
その為異なる品種のＩＣを製造する場合、当然ＩＣ内の
機能回路も異なることから、回路レイアウトも抵抗およ
びトランジスタ等個個の素子の配線から行う必要がある
。また回路機能によって使用される素子も、たとえば抵
抗などはさまざまな値のものが必要となる為、異なる品
種のＩＣに対応するには実際に使用される素子数より多
数の素子をウニノ１上に形成しておかねばならない。そ
のため回路が大規模になるにつれ予めウェハ上に形成し
ておく素子数が増大し、各素子の配線を行うレイアウト
設計は素子の配置が固定されているために複雑となり、
レイアウト設計に費やされる時間が増加しマスタースラ
イス方式による利点が生かせなくなる。
なお、マスタースライス方式による半導体集積回路装置
については特開昭５６−１５８９５９号、特開昭５６−
９４７６５号公報等およびＩＥＥＥ ＣｕｓｔｏｍＩｎ
ｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔｓ Ｃｏｒｂｆａｒ
ａｎｃｇ 、 Ｍａｙ １１−１５ 。
については特開昭５６−１５８９５９号、特開昭５６−
９４７６５号公報等およびＩＥＥＥ ＣｕｓｔｏｍＩｎ
ｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔｓ Ｃｏｒｂｆａｒ
ａｎｃｇ 、 Ｍａｙ １１−１５ 。
１９８１におけるＭｉｃｏｌｇｔおよびＬｅｈｉｄｏｉ
ｚ による’ＰＯＬＹＵＳＥ ： Ａ Ｎｅｗ Ａｎ
ａｌｏｇ Ｃｗｔａｍ Ａｒｒａｙ と題する文献な
どが挙げられる。
ｚ による’ＰＯＬＹＵＳＥ ： Ａ Ｎｅｗ Ａｎ
ａｌｏｇ Ｃｗｔａｍ Ａｒｒａｙ と題する文献な
どが挙げられる。
本発明の目的は大規模の半導体集積回路装置に関し、短
期間にて開発可能な半導体集積回路装置を提供すること
にある。
期間にて開発可能な半導体集積回路装置を提供すること
にある。
本発明は１回路設計および製造工程を簡略化することに
より開発期間を短縮しようとするものであり、その為に
独立した機能ごとに１つのセルチップとして予め製造し
ておき、上記セルチップを半導体基板に配置および配線
処理することにより所要のＩＣを製造することを特徴と
するものである。
より開発期間を短縮しようとするものであり、その為に
独立した機能ごとに１つのセルチップとして予め製造し
ておき、上記セルチップを半導体基板に配置および配線
処理することにより所要のＩＣを製造することを特徴と
するものである。
以下、本発明による一実施例を第１図及び第２図により
説明する。第１図におし・て１は半導体基板、２はセル
チップ、５はアルミ配線、４はポンディングパッドであ
る。また第２図は第１図の断面図であり、第２図におい
て５は絶縁ａ膜であり、第１図で示したものと同一のも
のには同じ符合を付けである。
説明する。第１図におし・て１は半導体基板、２はセル
チップ、５はアルミ配線、４はポンディングパッドであ
る。また第２図は第１図の断面図であり、第２図におい
て５は絶縁ａ膜であり、第１図で示したものと同一のも
のには同じ符合を付けである。
第１図においてセルチップ２はアナログＩＣにおける独
立した機能、たとえば増幅器といった１つの処理機能を
備えたものであり、上記セルチップは予め処理機能ごと
に設計され、通常の半導体集積回路装置（以下ＩＣと略
す）と同様の製造工程を経て製造されたものである。所
要のＩＣを開発する場合、ＩＣとして必要となる処理機
能を備えた上記セルチップ２を必要個数遇択し、これを
半導体基板１の上に配置し、アルミ配線５およびポンデ
ィングパッド４などの配線処理を行うことでＩＣが製造
される。またセルチップと配線の分離は第２図に示すよ
うに、半導体基板１の上にセルチップ２を配置したあと
、絶縁被膜５により半導体基板１およびセルチップ２を
被う。そして配線処理を行う際、配線５とセルチップ２
の接続する部分のみ、絶縁被膜を除去することにより配
線が行われる。
立した機能、たとえば増幅器といった１つの処理機能を
備えたものであり、上記セルチップは予め処理機能ごと
に設計され、通常の半導体集積回路装置（以下ＩＣと略
す）と同様の製造工程を経て製造されたものである。所
要のＩＣを開発する場合、ＩＣとして必要となる処理機
能を備えた上記セルチップ２を必要個数遇択し、これを
半導体基板１の上に配置し、アルミ配線５およびポンデ
ィングパッド４などの配線処理を行うことでＩＣが製造
される。またセルチップと配線の分離は第２図に示すよ
うに、半導体基板１の上にセルチップ２を配置したあと
、絶縁被膜５により半導体基板１およびセルチップ２を
被う。そして配線処理を行う際、配線５とセルチップ２
の接続する部分のみ、絶縁被膜を除去することにより配
線が行われる。
以上述べたように所要のＩＣを製造する場合、必要とな
る処理猥能を備えたセルチップは個々に予め製造してお
くことによって回路設計においては、セルチップ内部の
詳細な設計を行う必要がなく、製造においてもセルチッ
プの配置と配線処理だ汁でよいことから大規模なアナロ
グＩＣの開発期間を短縮できる。またセルチップは個々
に予め製造されることから異なる製造工程を使用するこ
とができ、たとえばアナログ回路とデジタル回路の混在
したＩＣにも適用できる。
る処理猥能を備えたセルチップは個々に予め製造してお
くことによって回路設計においては、セルチップ内部の
詳細な設計を行う必要がなく、製造においてもセルチッ
プの配置と配線処理だ汁でよいことから大規模なアナロ
グＩＣの開発期間を短縮できる。またセルチップは個々
に予め製造されることから異なる製造工程を使用するこ
とができ、たとえばアナログ回路とデジタル回路の混在
したＩＣにも適用できる。
また、セルチップを配線のみにて接続するには、接続さ
れるセルチップの入力と出力の直流電位が等しく設計さ
れていなければ正しく信号伝送が行われない。そこでセ
ルチップ２の構成を第５図により説明する。
れるセルチップの入力と出力の直流電位が等しく設計さ
れていなければ正しく信号伝送が行われない。そこでセ
ルチップ２の構成を第５図により説明する。
第５図において、）１は入力端子、１２は入力インター
フェイス、１λは処理回路、１４は出力インターフェイ
ス、１５は出力端子である。同図において入力端子１１
より入力された信号は入力インターフェイス１２を介し
て処理回路１５へ供給され、処理回路１５の出力は出力
インターフェイス１４を介して出力端子１５よりセルチ
ップ２の出力信号として出力される。
フェイス、１λは処理回路、１４は出力インターフェイ
ス、１５は出力端子である。同図において入力端子１１
より入力された信号は入力インターフェイス１２を介し
て処理回路１５へ供給され、処理回路１５の出力は出力
インターフェイス１４を介して出力端子１５よりセルチ
ップ２の出力信号として出力される。
次に本実施例の動作について説明する。セルチップ２に
おいて処理回路１５はセルチップ２の特徴となる機能を
有した回路である。入力インターフェイス１２は入力端
子１１より入力された信号の直流電位を処理回路１５の
入力として必要な直流電位の信号に変換し、これを処理
回路１５へ供給する。処理口ｗＡ１５は入力インターフ
ェイス１２より供給された信号を機能に応じた処理を行
い、その出力は出力インター７エイス１４へ供給する。
おいて処理回路１５はセルチップ２の特徴となる機能を
有した回路である。入力インターフェイス１２は入力端
子１１より入力された信号の直流電位を処理回路１５の
入力として必要な直流電位の信号に変換し、これを処理
回路１５へ供給する。処理口ｗＡ１５は入力インターフ
ェイス１２より供給された信号を機能に応じた処理を行
い、その出力は出力インター７エイス１４へ供給する。
出力インターフェイス１４は処理回路１５からの出力信
号の直流電位を入力端子１１より入力された信号と同じ
直流電位の信号に変換し、これを出力端子１５よりセル
チップ２の出力信号として出力する。すなわち、処理回
路１５の入力及び出力信号の直流電位がその処理機能に
応じて異なる場合でも、入力インターフェイス１２及び
出力インＡ−フェイス１４において直流電位を変換する
ことにより、セルチップ２の入力及び出力端子の直流電
位を等しくすることができろ。
号の直流電位を入力端子１１より入力された信号と同じ
直流電位の信号に変換し、これを出力端子１５よりセル
チップ２の出力信号として出力する。すなわち、処理回
路１５の入力及び出力信号の直流電位がその処理機能に
応じて異なる場合でも、入力インターフェイス１２及び
出力インＡ−フェイス１４において直流電位を変換する
ことにより、セルチップ２の入力及び出力端子の直流電
位を等しくすることができろ。
そこでセルチップとして用意する各回路ブロックをすべ
て第５図の様な構成とし、しかもその回路ブロックの入
出力信号の直流電位を同一の値に設定することにより、
各セルチップの入出力端子を配線するだけで所要の回路
を構成できろ。
て第５図の様な構成とし、しかもその回路ブロックの入
出力信号の直流電位を同一の値に設定することにより、
各セルチップの入出力端子を配線するだけで所要の回路
を構成できろ。
次に本実施例で説明した入力インターフェイス１２及び
出力インターフェイス１４は第４図及び第５図に示した
回路で実現できる。第４図において１６は入力端子、１
７，１１３はトランジスタ、１９は抵抗、２０ 、２１
は定電流源、２２は出力端子、２５は電源端子である。
出力インターフェイス１４は第４図及び第５図に示した
回路で実現できる。第４図において１６は入力端子、１
７，１１３はトランジスタ、１９は抵抗、２０ 、２１
は定電流源、２２は出力端子、２５は電源端子である。
同図においてトランジスタ１７０ベースは入力端子１６
に接続され、上記トランジスタ１７のコレクタは電源端
子２５に接続され、上記トランジスタ１７のエミッタは
抵抗１９の一方に接続されている。上記抵抗１９の他方
は定電流源２０を介して接地されると共にトランジスタ
１８のベースに接続される。上ｒ己トモンジスタ１日の
コレクタは接地され、上記トランジスタ１８のエミッタ
は定電流源２１を介して電源端子２５に接続されろと共
に出力端子２２へｖ５続されている。
に接続され、上記トランジスタ１７のコレクタは電源端
子２５に接続され、上記トランジスタ１７のエミッタは
抵抗１９の一方に接続されている。上記抵抗１９の他方
は定電流源２０を介して接地されると共にトランジスタ
１８のベースに接続される。上ｒ己トモンジスタ１日の
コレクタは接地され、上記トランジスタ１８のエミッタ
は定電流源２１を介して電源端子２５に接続されろと共
に出力端子２２へｖ５続されている。
次に大回路の動作について説明する。入力端子１６より
入力されろ信号の直流電位をｖｉ、抵抗１９の抵抗値を
Ｒ１定雪、流源２０の電流値を■とし、トランジス４１
７ 及ヒ）ランジス濯１８のベース。
入力されろ信号の直流電位をｖｉ、抵抗１９の抵抗値を
Ｒ１定雪、流源２０の電流値を■とし、トランジス４１
７ 及ヒ）ランジス濯１８のベース。
エミッタ間電圧の大きさが等しいものとすると、出力端
子２２より出力される信号の直流電位Ｖｏは、Ｖｏ ＝
Ｖｉ −ＩＲ・・・・・・・・・・・・・・（１）と
なり、抵抗１９の抵抗値Ｒおよび定電流源２０の電流値
Ｉにより、出力端子２２の直流電位を入力端子１６の直
流電位よりも低い範囲で任意に設定できる。また入力さ
れた信号の直流電位よりも高い直流電位の信号に変換す
る場合は、第５図に示す回路で実現できる。
子２２より出力される信号の直流電位Ｖｏは、Ｖｏ ＝
Ｖｉ −ＩＲ・・・・・・・・・・・・・・（１）と
なり、抵抗１９の抵抗値Ｒおよび定電流源２０の電流値
Ｉにより、出力端子２２の直流電位を入力端子１６の直
流電位よりも低い範囲で任意に設定できる。また入力さ
れた信号の直流電位よりも高い直流電位の信号に変換す
る場合は、第５図に示す回路で実現できる。
第５図において、２４は入力端子、２５ 、２６はトラ
ンジスタ、２７は抵抗、２８ 、２９は定電流源、５０
は出力端子、５１は電源端子である。同図にお−て、ト
ランジスタ２５０ベースは入力端子２４へ接続され、上
記トランジスタ２５のコレクタは接地され、上記、トラ
ンジスタ２５のエミッタは抵抗２７の一方に接続される
。上記抵抗２７の他方は定電流＄２８を介して電源端子
５１に接続されると共に、トランジスタ２６０ベースへ
接続される。上記トランジスタ２６のコレクタは電、源
端子５１へ接続され、上記トランジスタ２６のエミッタ
は定電流源２９を介して接地されると共に出力端子５０
へ接続されている。入力端子２４から入力される信号の
直流電位をＶｉ、抵抗２７の抵抗値をＲ１定電流源２８
の電流値をＩとし、トランジスタ２５及びトランジスタ
２６のベース、エミッタ間電圧の大きさが等しいものと
すれば、出力端子５０から出力される信号の直流電位Ｖ
ｏ’は、 Ｖｏ ＝ Ｖｉ ＋ ＩＲ・・・・・・・・・・
・・・・・（２）となり、抵抗２７の抵抗値Ｒおよび定
電流源２Ｂの電流値■の値により、出力端子５０の直流
電位を入力端子２４より入力される信号の直流電位より
高い範囲で任意に設定することができろ。すなわち、第
４図及び第５図に示す回路によって、入力された信号の
直流電位によらず任意の直流電位をもつ信号に変換し出
力することができる６次に本発明によるその他の一実施
例を第６図により説明する。第６図は各セルチップ間の
信号の受は渡しをゴ流渡しとした場合の実施例である。
ンジスタ、２７は抵抗、２８ 、２９は定電流源、５０
は出力端子、５１は電源端子である。同図にお−て、ト
ランジスタ２５０ベースは入力端子２４へ接続され、上
記トランジスタ２５のコレクタは接地され、上記、トラ
ンジスタ２５のエミッタは抵抗２７の一方に接続される
。上記抵抗２７の他方は定電流＄２８を介して電源端子
５１に接続されると共に、トランジスタ２６０ベースへ
接続される。上記トランジスタ２６のコレクタは電、源
端子５１へ接続され、上記トランジスタ２６のエミッタ
は定電流源２９を介して接地されると共に出力端子５０
へ接続されている。入力端子２４から入力される信号の
直流電位をＶｉ、抵抗２７の抵抗値をＲ１定電流源２８
の電流値をＩとし、トランジスタ２５及びトランジスタ
２６のベース、エミッタ間電圧の大きさが等しいものと
すれば、出力端子５０から出力される信号の直流電位Ｖ
ｏ’は、 Ｖｏ ＝ Ｖｉ ＋ ＩＲ・・・・・・・・・・
・・・・・（２）となり、抵抗２７の抵抗値Ｒおよび定
電流源２Ｂの電流値■の値により、出力端子５０の直流
電位を入力端子２４より入力される信号の直流電位より
高い範囲で任意に設定することができろ。すなわち、第
４図及び第５図に示す回路によって、入力された信号の
直流電位によらず任意の直流電位をもつ信号に変換し出
力することができる６次に本発明によるその他の一実施
例を第６図により説明する。第６図は各セルチップ間の
信号の受は渡しをゴ流渡しとした場合の実施例である。
第６図において５２は定電流源、５５はトランジスタ、
５４は抵抗、５５ 、５６は電圧源、５７は可変電流源
、５Ｂは定電流源、５９は電圧源である。
５４は抵抗、５５ 、５６は電圧源、５７は可変電流源
、５Ｂは定電流源、５９は電圧源である。
又、第５図で説明したものと同一のものには同じ符号を
付けてその詳細な説明は省略する。
付けてその詳細な説明は省略する。
第６図において、入力インターフェイス１２のトランジ
スタ５５０ベースは電圧源５５に接続され、上記トラン
ジスタ５５のエミッタは定電流源５２を介して接地され
ろと共に入力端子１１に接続され、上記トランジスタ５
５のコレクタは抵抗５４を介して電圧源５６に接続され
ると共に、上記トランジスタ５５のコレクタと上記抵抗
５４の接続点αより導出された信号は入力インターフェ
イス１２の出力として処理回路１５へ供給される。処理
回路１５の出力信号は出力インターフェイス１４の可変
電流源５７０制御信号として供給され、上記可変電流源
５７の一方は接地され、他方は定電流源５８を介して電
圧源５９へ接続されると共に、可変電流源５７と定電流
源５８の接続点より導出された信月はセルチップ２の出
力信号として出力端子１５より出力される。
スタ５５０ベースは電圧源５５に接続され、上記トラン
ジスタ５５のエミッタは定電流源５２を介して接地され
ろと共に入力端子１１に接続され、上記トランジスタ５
５のコレクタは抵抗５４を介して電圧源５６に接続され
ると共に、上記トランジスタ５５のコレクタと上記抵抗
５４の接続点αより導出された信号は入力インターフェ
イス１２の出力として処理回路１５へ供給される。処理
回路１５の出力信号は出力インターフェイス１４の可変
電流源５７０制御信号として供給され、上記可変電流源
５７の一方は接地され、他方は定電流源５８を介して電
圧源５９へ接続されると共に、可変電流源５７と定電流
源５８の接続点より導出された信月はセルチップ２の出
力信号として出力端子１５より出力される。
次に本実施例の動作について説明する。本実施例では既
に述べたように各回路ブロック間の信号伝送を電流によ
って行うものであり、その為入力インターフェイス１２
では入力端子１１より入力された電流信号を電圧信号に
変換した後。
に述べたように各回路ブロック間の信号伝送を電流によ
って行うものであり、その為入力インターフェイス１２
では入力端子１１より入力された電流信号を電圧信号に
変換した後。
これを処理回路１５へ供給し、出力インターフェイス１
４は処理回路１５より出力された電圧信号を電流信号に
変換してこれを出力端子１５より出力する。上記した入
力インターフェイス１２及び出力インターフェイス１４
の電流信号から電圧信号へ、電圧信号から電流信号への
詳しい変換動作について以下説明を行う。
４は処理回路１５より出力された電圧信号を電流信号に
変換してこれを出力端子１５より出力する。上記した入
力インターフェイス１２及び出力インターフェイス１４
の電流信号から電圧信号へ、電圧信号から電流信号への
詳しい変換動作について以下説明を行う。
まず入力インターフエイス１２において、入力端子１１
より電流信号が入力されない場合、定電流源３２の電流
値をＩＩ％抵抗５４の抵抗値をＦＬＬ、電圧源５６の電
圧値をＶＯＯとすると、トランジスタ５５のコレクタと
抵抗５４の接続点αの直流電位Ｖαは、 Ｖα： Ｖａｏ −ＩＸＲＬ ・・・・・・・・・
・・・・・・（５）となる。次に入力端子１１より電流
信号が入力される場合、電流信号が増加のときには電流
信号の電流は入力端子１１より定電流源５２へ流れ、減
少のときには電流信号の電流は電圧源５６から抵抗５４
を介して入力端子１１へ流れる。すなわち、電流信号の
電流変化は電圧源５６から抵抗５４を介してトランジス
タ５５へ流れる電流の変化となる。
より電流信号が入力されない場合、定電流源３２の電流
値をＩＩ％抵抗５４の抵抗値をＦＬＬ、電圧源５６の電
圧値をＶＯＯとすると、トランジスタ５５のコレクタと
抵抗５４の接続点αの直流電位Ｖαは、 Ｖα： Ｖａｏ −ＩＸＲＬ ・・・・・・・・・
・・・・・・（５）となる。次に入力端子１１より電流
信号が入力される場合、電流信号が増加のときには電流
信号の電流は入力端子１１より定電流源５２へ流れ、減
少のときには電流信号の電流は電圧源５６から抵抗５４
を介して入力端子１１へ流れる。すなわち、電流信号の
電流変化は電圧源５６から抵抗５４を介してトランジス
タ５５へ流れる電流の変化となる。
この電流変化なΔＩｉとすると接続点αの電位Ｖα′は
、 Ｖａ’ ＝ Ｖ（）（） −Ｉ １−Ｒ（、−Δ
Ｉ ｉ −ＲＬ＝Ｖα−Δｌ１ＲＬ ・・・・・・
・・・・・・・・・（４）となり、電流信号がない時の
電位■αを中心にΔＩｉが増加（電流信号が減少）の場
合には接続点αの電位は減少し、ΔＩｉが減少（を原信
号が増加）の場合には接続点αの電位は増加する。すな
わち入力端子１１より入力された雷、原信号は電圧信号
に変換されて処理回路１３へ供給される。
、 Ｖａ’ ＝ Ｖ（）（） −Ｉ １−Ｒ（、−Δ
Ｉ ｉ −ＲＬ＝Ｖα−Δｌ１ＲＬ ・・・・・・
・・・・・・・・・（４）となり、電流信号がない時の
電位■αを中心にΔＩｉが増加（電流信号が減少）の場
合には接続点αの電位は減少し、ΔＩｉが減少（を原信
号が増加）の場合には接続点αの電位は増加する。すな
わち入力端子１１より入力された雷、原信号は電圧信号
に変換されて処理回路１３へ供給される。
なおこの時のＶαは処理回路１５の入力直流電位と等し
くなるよう定電流源５２の電流値Ｉ工及び抵抗５４の抵
抗値Ｒ，Ｌを設定している。
くなるよう定電流源５２の電流値Ｉ工及び抵抗５４の抵
抗値Ｒ，Ｌを設定している。
次に出力インターフェイス１４においては、処理回路１
５のａ’、力信号（′ＦＩＥＥ信号）によって可変電流
源５７の電流値が制卸されており、その電流値は処理回
路１５の出力電圧値の増減に比例して増減し、処理回路
１５からの出力信号がない時の直流電位においては定電
流源５８と可変管流源５７の電流値が等しいものとする
。今処理回路１５からの出力信号がなく、その直流電位
のみが出力インターフェイスに供給されると可変電流源
５７と定電流源５日との電流値が等しいことから、出力
端子１５からは何も出力されない。次に処理回路１５よ
り直流電位を中心に宵、王が増減する出力信号が出力イ
ンターフェイス１４に供給されると、処理回路１５の出
力信号の増減に比例して可変電流源５７の電流値が変化
し、その結果′５″ｒ変電流源５７と定電流源５Ｂとの
電流値の差雷、流が出力端子１５より出力される。すな
わち、処理回路１５より出力された常圧信号が出力イン
ターフェイス１４において電流信号に変換され、セルチ
ヴブ２の出力信号として出力される訳である。
５のａ’、力信号（′ＦＩＥＥ信号）によって可変電流
源５７の電流値が制卸されており、その電流値は処理回
路１５の出力電圧値の増減に比例して増減し、処理回路
１５からの出力信号がない時の直流電位においては定電
流源５８と可変管流源５７の電流値が等しいものとする
。今処理回路１５からの出力信号がなく、その直流電位
のみが出力インターフェイスに供給されると可変電流源
５７と定電流源５日との電流値が等しいことから、出力
端子１５からは何も出力されない。次に処理回路１５よ
り直流電位を中心に宵、王が増減する出力信号が出力イ
ンターフェイス１４に供給されると、処理回路１５の出
力信号の増減に比例して可変電流源５７の電流値が変化
し、その結果′５″ｒ変電流源５７と定電流源５Ｂとの
電流値の差雷、流が出力端子１５より出力される。すな
わち、処理回路１５より出力された常圧信号が出力イン
ターフェイス１４において電流信号に変換され、セルチ
ヴブ２の出力信号として出力される訳である。
以上述べたように各回路ブロック間の信号伝送を電流信
号で行える為、電圧信号のように回路ブロック間の直流
電位を合わせる必要がないため、第５図で説明ｌ−だと
同様にセルチップ間を配線のみにて接続する事ができろ
。さらに本実施例ておいてはセルチップ間の信号が電流
信号による為、セルチップ間の配線の電位ＶＢＬは、第
６図の入力インターフェイス１２におけろトランジスタ
５５のベース、エミッタ間電圧をＶＢＥ、電圧源５５の
電圧値をＶＢＢとすると、ＶＢＬ ” ＶＢＥ −Ｖｎ
Ｅ ・・・・・・・・・・・・・・・（５）と一定
電圧値となり、ＩＣ化した場合のセルチップ間の配線相
互間の浮遊容量結合による相互干渉を防止できる効果が
ある。
号で行える為、電圧信号のように回路ブロック間の直流
電位を合わせる必要がないため、第５図で説明ｌ−だと
同様にセルチップ間を配線のみにて接続する事ができろ
。さらに本実施例ておいてはセルチップ間の信号が電流
信号による為、セルチップ間の配線の電位ＶＢＬは、第
６図の入力インターフェイス１２におけろトランジスタ
５５のベース、エミッタ間電圧をＶＢＥ、電圧源５５の
電圧値をＶＢＢとすると、ＶＢＬ ” ＶＢＥ −Ｖｎ
Ｅ ・・・・・・・・・・・・・・・（５）と一定
電圧値となり、ＩＣ化した場合のセルチップ間の配線相
互間の浮遊容量結合による相互干渉を防止できる効果が
ある。
本発明によれば、所要のＩＣ開発における回路設計およ
び製造工程が簡略化できるので、大規模な半導体集積回
路装置を短期間にて開発できる効果がある。
び製造工程が簡略化できるので、大規模な半導体集積回
路装置を短期間にて開発できる効果がある。
第１図及び第２図は本発明の一実施例の製造プロセスを
示す説明図％第５図は本発明による一実施例を示すブロ
ック図、第４図及び第５図は第５図における入力及び出
力インターフェイスの具体例回路図、第６図は本発明に
よるその他の実施例を示すブロック図である。 １・・・シリコンチップ、 ２・・・標準セルチップ、 ５・・・絶縁被膜、 １２・・・入力インターフェイス、 １５・・・処理回路、 代理人弁理士 小 川 勝 男−一一 第 ／ 図 ジ 第２０ ２・′ ＼ ！ 第３国 第４図 第ｊ坏
示す説明図％第５図は本発明による一実施例を示すブロ
ック図、第４図及び第５図は第５図における入力及び出
力インターフェイスの具体例回路図、第６図は本発明に
よるその他の実施例を示すブロック図である。 １・・・シリコンチップ、 ２・・・標準セルチップ、 ５・・・絶縁被膜、 １２・・・入力インターフェイス、 １５・・・処理回路、 代理人弁理士 小 川 勝 男−一一 第 ／ 図 ジ 第２０ ２・′ ＼ ！ 第３国 第４図 第ｊ坏
Claims (1)
- １、半導体基板と、前記半導体基板上に配置され独立し
た１つの処理機能を備え予め製造されたセルチップと、
上記半導体基板と上記セルチップ上を被う絶縁被膜と、
上記絶縁被膜上に形成される配線用の金属導体とを備え
たことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23518185A JPS6295848A (ja) | 1985-10-23 | 1985-10-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23518185A JPS6295848A (ja) | 1985-10-23 | 1985-10-23 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6295848A true JPS6295848A (ja) | 1987-05-02 |
Family
ID=16982262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23518185A Pending JPS6295848A (ja) | 1985-10-23 | 1985-10-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6295848A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6444046A (en) * | 1987-08-12 | 1989-02-16 | Japan Res Dev Corp | Functional cluster chip |
| JP2009239794A (ja) * | 2008-03-28 | 2009-10-15 | Nippon Telegr & Teleph Corp <Ntt> | 多段可変利得増幅器 |
-
1985
- 1985-10-23 JP JP23518185A patent/JPS6295848A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6444046A (en) * | 1987-08-12 | 1989-02-16 | Japan Res Dev Corp | Functional cluster chip |
| JP2009239794A (ja) * | 2008-03-28 | 2009-10-15 | Nippon Telegr & Teleph Corp <Ntt> | 多段可変利得増幅器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101453216B (zh) | D/a转换器 | |
| US4800418A (en) | Integrated circuit with improved monitoring function by use of built-in elements | |
| US4613771A (en) | Integrated circuit having three power bases and proportioned parasitic resistive and capacitive coupling to reduce output noise | |
| US4801820A (en) | LSI array having power down capability | |
| US6153450A (en) | Method of utilizing fuses to select alternative modules in a semiconductor device | |
| JP2549236B2 (ja) | 切換可能電圧発生回路 | |
| JPS6295848A (ja) | 半導体集積回路装置 | |
| JP3267479B2 (ja) | 半導体集積回路装置 | |
| US4158782A (en) | I2 L interface with external inputs and method thereof | |
| JPS59193046A (ja) | 半導体集積回路装置 | |
| JPH03259561A (ja) | 半導体装置 | |
| JPH0541429A (ja) | 半導体ｉｃウエーハおよび半導体ｉｃの製造方法 | |
| JPS61245610A (ja) | アナログ半導体集積回路装置 | |
| JP2836465B2 (ja) | 半導体装置 | |
| JP3093216B2 (ja) | 半導体装置及びその検査方法 | |
| JPH09129736A (ja) | 半導体装置 | |
| US5233235A (en) | On-chip intermediate driver for discrete WSI systems | |
| JPS59211246A (ja) | アナログｉｃマスタスライス方式 | |
| JP2727994B2 (ja) | 半導体集積回路 | |
| JPS6281119A (ja) | 半導体集積回路装置 | |
| JPH0599981A (ja) | 半導体装置 | |
| JPH0448773A (ja) | 半導体集積回路装置 | |
| Kuhn et al. | Mixed signal ASIC design issues and methodologies | |
| JPH03218668A (ja) | 半導体集積回路装置 | |
| JPH0117170B2 (ja) |