JPH0117170B2 - - Google Patents
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- Publication number
- JPH0117170B2 JPH0117170B2 JP18855882A JP18855882A JPH0117170B2 JP H0117170 B2 JPH0117170 B2 JP H0117170B2 JP 18855882 A JP18855882 A JP 18855882A JP 18855882 A JP18855882 A JP 18855882A JP H0117170 B2 JPH0117170 B2 JP H0117170B2
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- JP
- Japan
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- transistors
- transistor
- constant current
- current
- emitters
- Prior art date
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- Expired
Links
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 125000000740 n-pentyl group Chemical group [H]C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])* 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
Description
【発明の詳細な説明】
本発明は一定の電流を得る定電流回路に関する
もので、特に電源又はアースの電圧変動を抑圧す
るSVRR（Supply Voltage Rejection Retio）特
性の改善を図つたものに関するものである。
もので、特に電源又はアースの電圧変動を抑圧す
るSVRR（Supply Voltage Rejection Retio）特
性の改善を図つたものに関するものである。
第１図に従来の定電流回路を示す。図におい
て、Q1はダイオード接続されたトランジスタ、
Q2はトランジスタQ1とベースおよびエミツタが
共通接続されたトランジスタ、ｒは両トランジス
タQ1，Q2のエミツタ間の配線が有する抵抗、IR
はトランジスタQ1に流れる基準電流、Icはトラン
ジスタQ2に流れる定電流、IGはアース電流、ΔV
は上記抵抗ｒによる両エミツタ間の電圧降下であ
る。ここで、上記定電流Icは負荷（図示せず）に
与えられる定電流であり、この負荷に与える定電
流Icを得るための基準電流となるのが上記の基準
電流IRである。
て、Q1はダイオード接続されたトランジスタ、
Q2はトランジスタQ1とベースおよびエミツタが
共通接続されたトランジスタ、ｒは両トランジス
タQ1，Q2のエミツタ間の配線が有する抵抗、IR
はトランジスタQ1に流れる基準電流、Icはトラン
ジスタQ2に流れる定電流、IGはアース電流、ΔV
は上記抵抗ｒによる両エミツタ間の電圧降下であ
る。ここで、上記定電流Icは負荷（図示せず）に
与えられる定電流であり、この負荷に与える定電
流Icを得るための基準電流となるのが上記の基準
電流IRである。
次に動作について説明する。
第１図において、コレクタベース短絡されたト
ランジスタQ1はダイオードとして動作するもの
で、トランジスタQ2にはこのトランジスタQ1に
流す基準電流IRに等しい定電流Icが流れる。但し、
ここでトランジスタQ1，Q2のベース電流は無視
し、両トランジスタQ1，Q2の特性は等しいとし
ている。
ランジスタQ1はダイオードとして動作するもの
で、トランジスタQ2にはこのトランジスタQ1に
流す基準電流IRに等しい定電流Icが流れる。但し、
ここでトランジスタQ1，Q2のベース電流は無視
し、両トランジスタQ1，Q2の特性は等しいとし
ている。
この定電流回路を集積回路（以下ICと称す）
で実現する場合、第２図に示す接続となる。同図
において、第１図と同一符号は同一のものを示
し、Ｂはベース、Ｅはエミツタ、Ｃはコレクタ、
１はアルミ配線、２はコンタクトである。
で実現する場合、第２図に示す接続となる。同図
において、第１図と同一符号は同一のものを示
し、Ｂはベース、Ｅはエミツタ、Ｃはコレクタ、
１はアルミ配線、２はコンタクトである。
次に動作について説明する。
接続のためのアルミ配線１は有限の抵抗値を持
ち、一般に面抵抗約50mΩの値を有する。このた
め、トランジスタQ1，Q2の各エミツタＥを結ぶ
配線１は抵抗ｒをを有し、この配線１に他の系か
らの電流も含め、アース電流IGが流れると、この
抵抗ｒの両端に電圧降下ΔV＝ｒ×IGが生じる。
この時、基準電流IRと定電流Icとの比は次式で表
わされる。
ち、一般に面抵抗約50mΩの値を有する。このた
め、トランジスタQ1，Q2の各エミツタＥを結ぶ
配線１は抵抗ｒをを有し、この配線１に他の系か
らの電流も含め、アース電流IGが流れると、この
抵抗ｒの両端に電圧降下ΔV＝ｒ×IGが生じる。
この時、基準電流IRと定電流Icとの比は次式で表
わされる。
Ic／IR＝exP（ｑ／KTΔV） (1)
但し、ｑは電子の電荷、Ｋはボルツマン定数、
Ｔは絶対温度である。
Ｔは絶対温度である。
ここで、ΔV＝2mVの時Ic／IR＝1.08となり、わ
ずか2mV（ｒ＝100mΩとしてIG＝20mA）の電圧
降下によつて８％もの誤差が生じ、定電流特性に
及ぼす影響は大きい。特にアース電流IGに交流成
分が含まれると、交流的な電流変化により上記電
圧降下ΔVが生じ、該電圧降下ΔVがトランジス
タQ2で増幅され、出力に大きな誤差信号が生じ
てしまうという弊害があつた。
ずか2mV（ｒ＝100mΩとしてIG＝20mA）の電圧
降下によつて８％もの誤差が生じ、定電流特性に
及ぼす影響は大きい。特にアース電流IGに交流成
分が含まれると、交流的な電流変化により上記電
圧降下ΔVが生じ、該電圧降下ΔVがトランジス
タQ2で増幅され、出力に大きな誤差信号が生じ
てしまうという弊害があつた。
本発明は上記のような従来のものの欠点を除去
するためになされたもので、定電流回路を構成す
るベースおよびエミツタがすべて共通接続された
トランジスタを３個以上とし、上記エミツタを共
通接続する配線に流れる回路電流により生じる電
圧降下による各トランジスタの電流誤差分がなく
なるように所要のトランジスタのコレクタ同志を
接続することにより、SVRR特性の改善を図るこ
とができる定電流回路を提供することを目的とし
ている。
するためになされたもので、定電流回路を構成す
るベースおよびエミツタがすべて共通接続された
トランジスタを３個以上とし、上記エミツタを共
通接続する配線に流れる回路電流により生じる電
圧降下による各トランジスタの電流誤差分がなく
なるように所要のトランジスタのコレクタ同志を
接続することにより、SVRR特性の改善を図るこ
とができる定電流回路を提供することを目的とし
ている。
以下、この発明の一実施例を図について説明す
る。
る。
第３図は本発明の一実施例による定電流回路を
示す。図において、Q1，Q2，Q3，Q4はベースお
よびエミツタが共通接続されたトランジスタであ
り、このうちトランジスタQ1，Q4はダイオード
接続されている。またr1，r2，r3はそれぞれトラ
ンジスタQ1，Q2，Q3，Q4のエミツタ間の配線が
有する抵抗、IGはアース電流、IRは基準電流、IC
は定電流である。
示す。図において、Q1，Q2，Q3，Q4はベースお
よびエミツタが共通接続されたトランジスタであ
り、このうちトランジスタQ1，Q4はダイオード
接続されている。またr1，r2，r3はそれぞれトラ
ンジスタQ1，Q2，Q3，Q4のエミツタ間の配線が
有する抵抗、IGはアース電流、IRは基準電流、IC
は定電流である。
第４図は第３図の回路をIC化した時のパター
ンを示し、図において、第２図と同一符号は同一
のものを示す。
ンを示し、図において、第２図と同一符号は同一
のものを示す。
本定電圧回路では、トランジスタQ1〜Q4を用
い、アース電流IGにより生ずる電圧降下の一番大
きいトランジスタQ4と一番少ないトランジスタ
Q1のコレクタ同志を接続し、さらに上記電圧降
下が２番目と３番目に大きいトランジスタQ2，
Q3のコレクタ同志を接続し、上記寄生抵抗r1，
r2，r3による影響をお互いにキヤンセルするよう
にしている。
い、アース電流IGにより生ずる電圧降下の一番大
きいトランジスタQ4と一番少ないトランジスタ
Q1のコレクタ同志を接続し、さらに上記電圧降
下が２番目と３番目に大きいトランジスタQ2，
Q3のコレクタ同志を接続し、上記寄生抵抗r1，
r2，r3による影響をお互いにキヤンセルするよう
にしている。
今、寄生抵抗r1，r2，r3を前述の従来例と同様
に100mΩとし、またアース電流IGも前述の従来
例と同様に20mAとした時、前述の(1)式から、 Ic2／Ic1＝1.08 (2) Ic3／Ic1＝1.166 (3) Ic4／Ic1＝1.259 (4) Ic1，Ic2，Ic3，Ic4はそれぞれトランジスタQ1，
Q2，Q3，Q4自体に流れる電流とする。）となる。
に100mΩとし、またアース電流IGも前述の従来
例と同様に20mAとした時、前述の(1)式から、 Ic2／Ic1＝1.08 (2) Ic3／Ic1＝1.166 (3) Ic4／Ic1＝1.259 (4) Ic1，Ic2，Ic3，Ic4はそれぞれトランジスタQ1，
Q2，Q3，Q4自体に流れる電流とする。）となる。
したがつて、トランジスタQ1，Q2，Q3，Q4は
第３図のように接続されているので、 Ic／IR＝Ic2＋Ic3／Ic1＋Ic4＝1.08＋1.166／1.0＋1.
259 ＝2.246／2.259＝0.9942 となり、IcはIRに対し、0.58％の誤差となり、前
述の従来例の場合の８％の誤差に比べて大幅に改
善されることになる。
第３図のように接続されているので、 Ic／IR＝Ic2＋Ic3／Ic1＋Ic4＝1.08＋1.166／1.0＋1.
259 ＝2.246／2.259＝0.9942 となり、IcはIRに対し、0.58％の誤差となり、前
述の従来例の場合の８％の誤差に比べて大幅に改
善されることになる。
ここで寄生抵抗r1，r2，r3はアミル配線１の形
状によりその大きさの比を正確に設定することが
できるので、上記抵抗r1，r2，r3の比および電流
IGの値を選ぶことによつて、定電流Icをアース電
流IGに影響されないように設定することができ
る。
状によりその大きさの比を正確に設定することが
できるので、上記抵抗r1，r2，r3の比および電流
IGの値を選ぶことによつて、定電流Icをアース電
流IGに影響されないように設定することができ
る。
本実施例は以上のように構成されており、従来
のものよりもトランジスタの数は増えるが、トラ
ンジスタはICにおいて最も安価、即ち面積が小
さい部品であり、このため全体のコストアツプに
及ぼす影響の割合は少ない。
のものよりもトランジスタの数は増えるが、トラ
ンジスタはICにおいて最も安価、即ち面積が小
さい部品であり、このため全体のコストアツプに
及ぼす影響の割合は少ない。
第５図は本発明の他の実施例による定電流回路
を示し、トランジスタQ2，Q3、トランジスタQ1，
Q4をそれぞれマルチエミツタトランジスタで構
成した例であり、この場合、トランジスタQ2，
Q3とトランジスタQ1，Q4はそれぞれコレクタ、
ベースを共通にすることが出来るため、同一ベー
スの中に２つのエミツタを構成することができ
る。このため第３図の実施例に比較してトランジ
スタ面積を小さくし、且つマツチング特性を改善
することができる。
を示し、トランジスタQ2，Q3、トランジスタQ1，
Q4をそれぞれマルチエミツタトランジスタで構
成した例であり、この場合、トランジスタQ2，
Q3とトランジスタQ1，Q4はそれぞれコレクタ、
ベースを共通にすることが出来るため、同一ベー
スの中に２つのエミツタを構成することができ
る。このため第３図の実施例に比較してトランジ
スタ面積を小さくし、且つマツチング特性を改善
することができる。
なお、本発明による定電流回路はPNPトラン
ジスタにより構成することも出来、上記実施例と
同様に電源電流によるSVRRを改善することがで
きる。また、定電流回路を４個以上の多数のトラ
ンジスタ接続により構成してもよく、この場合さ
らによい効果を得ることができる。
ジスタにより構成することも出来、上記実施例と
同様に電源電流によるSVRRを改善することがで
きる。また、定電流回路を４個以上の多数のトラ
ンジスタ接続により構成してもよく、この場合さ
らによい効果を得ることができる。
以上のように本発明によれば、定電流回路を構
成するベースおよびエミツタが共通接続されたト
ランジスタを３個以上とし、上記エミツタ間の配
線に流れる回路電流により生じる電圧降下による
各トランジスタの電流誤差分がなくなるように所
要のトランジスタのコレクタ同志を接続したの
で、特にICにおける定電流源の場合、その
SVRR特性を著しく改善できる効果がある。
成するベースおよびエミツタが共通接続されたト
ランジスタを３個以上とし、上記エミツタ間の配
線に流れる回路電流により生じる電圧降下による
各トランジスタの電流誤差分がなくなるように所
要のトランジスタのコレクタ同志を接続したの
で、特にICにおける定電流源の場合、その
SVRR特性を著しく改善できる効果がある。
第１図は従来の定電流回路の回路図、第２図は
第１図の回路をIC化した時のパターン図、第３
図は本発明の一実施例による定電流回路の回路
図、第４図は第３図の回路をIC化した時のパタ
ーン図、第５図は本発明の他の実施例による定電
流回路をIC化した時のパターン図である。 Q1〜Q4……トランジスタ、１……アルミ配線。
なお図中同一符号は同一又は相当部分を示す。
第１図の回路をIC化した時のパターン図、第３
図は本発明の一実施例による定電流回路の回路
図、第４図は第３図の回路をIC化した時のパタ
ーン図、第５図は本発明の他の実施例による定電
流回路をIC化した時のパターン図である。 Q1〜Q4……トランジスタ、１……アルミ配線。
なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ ダイオード接続され基準電流が与えられる第
１のトランジスタと、この第１のトランジスタの
ベースおよびエミツタにそのベースとエミツタが
共通接続され負荷に与えられるべき定電流が流れ
る第２のトランジスタと、さらにこれら第１と第
２のトランジスタのベースおよびエミツタにその
ベースとエミツタが共通接続された第３、第４の
トランジスタを有し、 上記各トランジスタのエミツタ間は微少抵抗を
有する配線によつて接続されており、 この微少抵抗を有する配線に流れる回路電流に
より各トランジスタのエミツタ間に生じる電圧降
下による、上記基準電流と定電流との電流誤差
が、少くなくなるように、第１と第４のトランジ
スタのコレクタ同志をまた第２と第３のトランジ
スタのコレクタ同志をそれぞれ接続するようにし
て成る定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18855882A JPS5977529A (ja) | 1982-10-25 | 1982-10-25 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18855882A JPS5977529A (ja) | 1982-10-25 | 1982-10-25 | 定電流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5977529A JPS5977529A (ja) | 1984-05-04 |
| JPH0117170B2 true JPH0117170B2 (ja) | 1989-03-29 |
Family
ID=16225790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18855882A Granted JPS5977529A (ja) | 1982-10-25 | 1982-10-25 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5977529A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60222168A (ja) * | 1984-04-19 | 1985-11-06 | Canon Inc | 成膜装置 |
| EP3979036A1 (en) * | 2020-09-30 | 2022-04-06 | Ams Ag | Current mirror arrangement |
-
1982
- 1982-10-25 JP JP18855882A patent/JPS5977529A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5977529A (ja) | 1984-05-04 |
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