JP2018078349A - カレントミラー回路、イメージセンサ、および撮像装置 - Google Patents

Abstract

【課題】複数の出力電流への配線抵抗の影響を低減するカレントミラー回路を提供する。【解決手段】カレントミラー回路１００は、ゲートおよびドレインが定電流源１０に接続されたＮＭＯＳトランジスタ１１と、ゲートおよびドレインがＮＭＯＳトランジスタ１１のソースに接続されたＮＭＯＳトランジスタ１２と、複数のＮＭＯＳトランジスタ１３と、ゲートおよびドレインがＮＭＯＳトランジスタ１３のソースに接続された複数のＮＭＯＳトランジスタ１４と、ＮＭＯＳトランジスタ１１のゲートおよび複数のＮＭＯＳトランジスタ１３のゲートを接続する第１の配線１０１と、ＮＭＯＳトランジスタ１２のゲートおよび複数のＮＭＯＳトランジスタ１４のゲートを接続する第２の配線１０２と、ＮＭＯＳトランジスタ１２のソースおよび複数のＮＭＯＳトランジスタ１４のソースを接続し、一端が所定電位ＧＮＤに接続された第３の配線１０３とを備える。【選択図】図１

Description

本開示は、カレントミラー回路に関し、特に、イメージセンサ用ＡＤ変換器やＬＣＤ（Liquid Crystal Display）ドライバなどのアナログ回路においてＩＣ（Integrated Circuit）やＬＳＩ（Large Scale Integration）などのチップに広範囲に存在し、多数の電流源を形成するカレントミラー回路に関する。

アナログＩＣにおいて多数の定電流源を必要とする場合に、一つの定電流源を基準として多数の定電流源を形成するカレントミラー回路が多く用いられる。しかし、給電線にアルミニウムなどの導電線が使用される場合でも多少の配線抵抗を有しており、数百もしくはそれ以上の多数の出力側トランジスタが広範囲に分散して配置される場合には、配線抵抗と電流による電圧降下が無視できなくなる。

下記特許文献１は、複数の出力電流への配線抵抗の影響を低減する半導体集積回路装置を開示する。定電流源の出力がカレントミラー回路を経由し、複数の電流を出力する半導体集積回路装置における配線抵抗による影響を低減する方法であって、一端が第１定電流源に接続され、他端がグランドに接続されたカレントミラーの第１入力側トランジスタの他に、ある所定距離だけ離れた個所に一端が第２定電流源に接続された第２入力側トランジスタを設け、これら第１および第２入力側トランジスタの間に、複数の出力側トランジスタを分散して設け、これにより、複数の出力側トランジスタのゲート−ソース間電圧を第１および第２入力側トランジスタのゲート−ソース間電圧にほぼ等しくし、複数の出力電流への配線抵抗の影響を低減する。

下記特許文献２は、複数の出力電流への配線抵抗の影響を低減する半導体集積回路装置を開示する。定電流源の出力がカレントミラー回路を経由し、複数の電流を出力する半導体集積回路装置における配線抵抗による影響を低減する方法であって、通常、電流源の電流を入力とするＮチャネルトランジスタのゲート-ソース電圧を他段のＮチャネルトランジスタに伝える構成であるのに対し、電流源の電流を入力とするＮチャネルトランジスタのゲート-ソース電圧とＰチャネルトランジスタのゲート-ソース電圧を加えた電圧を、他段のＮチャネルトランジスタのソースとＰチャネルトランジスタのソースが接続された２つのトランジスタのゲート電圧間に伝える構成とし、複数の出力電流への配線抵抗の影響を回避する。

特開２００４−１４０７２８号公報 特開２０１０−８０５６３号公報

本開示は、複数の出力電流への配線抵抗の影響を低減するカレントミラー回路を提供する。

本開示におけるカレントミラー回路は、ゲートおよびドレインが定電流源に接続された第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタと同極性であり、ゲートおよびドレインが第１のＭＯＳトランジスタのソースに接続された第２のＭＯＳトランジスタと、第１のＭＯＳトランジスタと同極性の複数の第３のＭＯＳトランジスタと、第１のＭＯＳトランジスタと同極性であり、ゲートおよびドレインが複数の第３のＭＯＳトランジスタのソースのそれぞれに接続された複数の第４のＭＯＳトランジスタと、第１のＭＯＳトランジスタのゲートおよび複数の第３のＭＯＳトランジスタのゲートを接続する第１の配線と、第２のＭＯＳトランジスタのゲートおよび複数の第４のＭＯＳトランジスタのゲートを接続する第２の配線と、第２のＭＯＳトランジスタのソースおよび複数の第４のＭＯＳトランジスタのソースを接続し、一端が所定電位に接続された第３の配線とを備える。

また、本開示におけるカレントミラー回路は、ベースおよびコレクタが定電流源に接続された第１のバイポーラトランジスタと、第１のバイポーラトランジスタと同極性であり、ベースおよびコレクタが第１のバイポーラトランジスタのエミッタに接続された第２のバイポーラトランジスタと、第１のバイポーラトランジスタと同極性の複数の第３のバイポーラトランジスタと、第１のバイポーラトランジスタと同極性であり、ベースおよびコレクタが複数の第３のバイポーラトランジスタのエミッタのそれぞれに接続された複数の第４のバイポーラトランジスタと、第１のバイポーラトランジスタのベースおよび複数の第３のバイポーラトランジスタのベースを接続する第１の配線と、第２のバイポーラトランジスタのベースおよび複数の第４のバイポーラトランジスタのベースを接続する第２の配線と、第２のバイポーラトランジスタのエミッタおよび複数の第４のバイポーラトランジスタのエミッタを接続し、一端が所定電位に接続された第３の配線とを備える。

本開示におけるカレントミラー回路は、複数の出力電流への配線抵抗の影響を低減するのに有効である。

実施の形態１に係るカレントミラー回路の概略構成を示す回路図 実施の形態１に係るカレントミラー回路の動作を説明するための回路図 実施の形態２に係るカレントミラー回路の概略構成を示す回路図 実施の形態３に係るイメージセンサの外観の一例を示す模式図 実施の形態４に係るデジタルカメラの外観図

以下、適宜図面を参照しながら、実施の形態を詳細に説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。

なお、発明者らは、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。

（実施の形態１）
以下、図１および図２を用いて、実施の形態１を説明する。

［１−１．構成］
図１は、実施の形態１に係るカレントミラー回路１００の概略構成を示す回路図である。カレントミラー回路１００は、例えば百を超える多数の定電流を供給する回路であり、イメージセンサ用ＡＤ変換器やＬＣＤドライバＩＣなどに用いられるアナログ半導体集積回路のチップ内に作り込まれている。

図１に示すように、カレントミラー回路１００は、ＮＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ１２、複数のＮＭＯＳトランジスタ１３、複数のＮＭＯＳトランジスタ１４、配線１０１、配線１０２、および配線１０３を備える。ＮＭＯＳトランジスタ１１のゲートおよびドレインは定電流源１０に接続されている。ＮＭＯＳトランジスタ１３のドレインは図略の負荷に接続されている。ＮＭＯＳトランジスタ１４のゲートおよびドレインはＮＭＯＳトランジスタ１３のソースに接続されている。ＮＭＯＳトランジスタ１１のゲートおよび複数のＮＭＯＳトランジスタ１３のゲートは配線１０１によって接続されている。ＮＭＯＳトランジスタ１２のゲートおよび複数のＮＭＯＳトランジスタ１４のゲートは配線１０２によって接続されている。ＮＭＯＳトランジスタ１２のソースおよび複数のＮＭＯＳトランジスタ１４のソースは配線１０３によって接続されている。配線１０３の一端は所定電位（ＧＮＤ端）に接続されている。

［１−２．動作］
以上のように構成された本実施の形態に係るカレントミラー回路１００についてその動作を以下説明する。図２は、実施の形態１に係るカレントミラー回路１００の動作を説明するための回路図である。図２に示したように、カレントミラー回路１００においてＮＭＯＳトランジスタ１３およびＮＭＯＳトランジスタ１４はそれぞれＮ個あるものとして、各トランジスタの参照符号に通し番号を付加して個別のトランジスタを参照する。また、ＮＭＯＳトランジスタ１１に入力される基準電流をＩ_ＲＥＦとし、ＮＭＯＳトランジスタ１３＿１、１３＿２、１３＿３、…、１３＿Ｎの出力電流をＩ_ｏ１、Ｉ_ｏ２、Ｉ_ｏ３、…、Ｉ_ｏＮとする。また、配線１０２における各トランジスタ間の電気抵抗（配線抵抗）をＮＭＯＳトランジスタ１２から近い順にＲ_Ａ１、Ｒ_Ａ２、Ｒ_Ａ３、…、Ｒ_ＡＮとし、配線１０３における各トランジスタ間の電気抵抗（配線抵抗）をＮＭＯＳトランジスタ１２から近い順にＲ_１、Ｒ_２、Ｒ_３、…、Ｒ_Ｎとする。なお、配線１０１にも各トランジスタ間に電気抵抗（配線抵抗）が存在するが、配線１０１はＮＭＯＳトランジスタ１３＿１〜１３＿５００のゲートに接続され、ゲート電流はゼロと見なせ、動作に影響しないため、配線１０１の配線抵抗については図示していない。

以下、Ｉ_ＲＥＦ＝１００μＡ、Ｎ＝５００の場合について説明する。ＮＭＯＳトランジスタ１３＿１〜１３＿５００のドレインの出力電流Ｉ_ｏ１〜Ｉ_ｏ５００はＩ_ＲＥＦと同じ値となることが望ましい。配線１０２を一列で構成したとし、配線抵抗Ｒ_Ａ１〜Ｒ_Ａ５００の抵抗値は等しくＲ_ＡＷであるとする。また、配線１０３を一列で構成したとし、配線抵抗Ｒ_１〜Ｒ_５００の抵抗値は等しくＲ_Ｗであるとする。また、Ｒ_ＡＷ＝Ｒ_Ｗとする。

配線１０３において、概ねＩ_ＲＥＦに近い値となる各段の出力電流がＲ_１〜Ｒ_５００を経由してＧＮＤ端に流れる。以下、配線抵抗Ｒ_１〜Ｒ_５００における電圧降下については、ＮＭＯＳトランジスタ１４＿１〜１４＿５００のソース電流がＩ_ＲＥＦであると見なして（厳密にはＩ_ＲＥＦとの誤差がある）説明する。

配線抵抗Ｒ_１〜Ｒ_５００においてＧＮＤ端に近い側に多くの電流が流れる。例えば、配線抵抗Ｒ_１にはＩ_ＲＥＦ×５００、配線抵抗Ｒ_２にはＩ_ＲＥＦ×４９９、配線抵抗Ｒ_５００にはＩ_ＲＥＦ×１の電流が流れる。配線抵抗Ｒ_ｎ（ｎ＝１〜５００）に加わる電圧（ＧＮＤ端を基準とすると電圧上昇）をΔＶ_ｎ（ｎ＝１〜５００）とする。

配線抵抗Ｒ_１に流れる電流はＩ_ｏ１〜Ｉ_ｏ５００の和と等しく、概ねＩ_ＲＥＦの５００倍となり、このためΔＶ_１＝Ｉ_ＲＥＦ×５００×Ｒ_Ｗとなる。配線抵抗Ｒ_２に流れる電流はＩ_ｏ２〜Ｉ_ｏ５００の和と等しく、概ねＩ_ＲＥＦの４９９倍となり、このためΔＶ_２＝Ｉ_ＲＥＦ×４９９×Ｒ_Ｗとなる。同様に配線抵抗Ｒ_５００に流れる電流はＩ_ｏ５００であり、概ねＩ_ＲＥＦの１倍となり、このためΔＶ_５００＝Ｉ_ＲＥＦ×Ｒ_Ｗとなる。これらをまとめて式で記述すると、
ΔＶ_ｎ＝Ｉ_ＲＥＦ×（５００−ｎ＋１）×Ｒ_Ｗ
となる。

このため、ＮＭＯＳトランジスタ１４＿１〜１４＿５００のソース電圧はＧＮＤ端を基準とすると電圧上昇し、上昇度合いはＧＮＤ端に近い段では大きく、ＧＮＤ端から離れるに従い小さくなり、ＮＭＯＳトランジスタ１４＿１〜１４＿５００のソース電圧は曲線上の値となる。

ここで、ＮＭＯＳトランジスタ１２のソース電圧とＮＭＯＳトランジスタ１２から最も離れて配置されたＮＭＯＳトランジスタ１４＿５００のソース電圧との電圧差をΔＶとすると、ΔＶはΔＶ_ｎ（ｎ＝１〜５００）の和となり、次式で表される。

ΔＶ＝（１＋２＋・・・＋４９９＋５００）×Ｉ_ＲＥＦ×Ｒ_Ｗ
これにより、例えばＲ_Ｗ＝８ｍΩとした場合、ΔＶ＝１００ｍＶとなる。

次に、本実施の形態に係るカレントミラー回路１００において出力電流Ｉ_ｏ１〜Ｉ_ｏ５００が基準電流Ｉ_ＲＥＦとほぼ同等になることについて説明する。なお、説明を簡単にするためにＮ＝１の場合について考える。この場合、カレントミラー回路１００において、ＮＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ１２、ＮＭＯＳトランジスタ１３＿１、ＮＭＯＳトランジスタ１４＿１、配線抵抗Ｒ_１、および配線抵抗Ｒ_Ａ１の各電気的特性を考慮する必要がある。

ＮＭＯＳトランジスタ１１のドレイン電流およびソース電流はＩ_ＲＥＦであり、ＮＭＯＳトランジスタ１３＿１のドレイン電流およびソース電流はＩ_ｏ１である。ＮＭＯＳトランジスタ１１、１２、１３＿１、１４＿１のゲート−ソース電圧をＶ_ＧＳ１１、Ｖ_ＧＳ１２、Ｖ_ＧＳ１３、Ｖ_ＧＳ１４とし、配線抵抗Ｒ_１、Ｒ_Ａ１に流れる電流をＩ_Ｒ１、Ｉ_ＲＡ１とすると、配線抵抗Ｒ_１、Ｒ_Ａ１に加わる電圧はＩ_Ｒ１×Ｒ_Ｗ、Ｉ_ＲＡ１×Ｒ_Ｗとなる。これより、次式（１）（２）が成り立つ。

Ｖ_ＧＳ１２−Ｖ_ＧＳ１４＝Ｉ_Ｒ１×Ｒ_１−Ｉ_ＲＡ１×Ｒ_Ａ１
＝Ｉ_Ｒ１×Ｒ_Ｗ−Ｉ_ＲＡ１×Ｒ_Ｗ
＝（Ｉ_Ｒ１−Ｉ_ＲＡ１）×Ｒ_Ｗ ・・・ （１）
Ｖ_ＧＳ１１−Ｖ_ＧＳ１３＝Ｉ_ＲＡ１×Ｒ_Ａ１ ・・・（２）

また、ＭＯＳトランジスタの特性より、次式（３）〜（６）が成り立つ。

Ｖ_ＧＳ１１＝（Ｉ_ＲＥＦ／ｋ）^１／２＋Ｖ_ｔｈ ・・・ （３）
Ｖ_ＧＳ１３＝（Ｉ_ｏ１／ｋ）^１／２＋Ｖ_ｔｈ ・・・ （４）
Ｖ_ＧＳ１２＝（（Ｉ_ＲＥＦ＋Ｉ_ＲＡ１）／ｋ）^１／２＋Ｖ_ｔｈ ・・・ （５）
Ｖ_ＧＳ１４＝（（Ｉ_ｏ１−Ｉ_ＲＡ１）／ｋ）^１／２＋Ｖ_ｔｈ ・・・ （６）

ここで例えば、Ｖ_ｔｈ＝０．３Ｖ、ｋ＝０．６２５、Ｉ_ＲＥＦ＝１００ｍＡとすると、式（３）より、Ｖ_ＧＳ１１＝０．７Ｖとなる。

次に、上記各式からＩ_ＲＡ１を近似的に求めるにあたり、Ｉ_ＲＥＦ＞＞Ｉ_ＲＡ１であることを考慮して、一旦Ｉ_ＲＡ１＝０と仮定し、まず誤差の主な要因となるＩ_Ｒ１について説明し、その後改めてＩ_ＲＡ１について説明する。

Ｉ_ＲＡ１＝０と仮定した場合、式（１）（２）は次式（１’）（２’）に変形される。

Ｖ_ＧＳ１２−Ｖ_ＧＳ１４＝Ｉ_Ｒ１×Ｒ_Ｗ ・・・ （１’）
Ｖ_ＧＳ１１−Ｖ_ＧＳ１３＝０ ・・・（２’）

式（２’）より、ＮＭＯＳトランジスタ１１、１３＿１のドレイン電流およびソース電流は等しくなり、Ｉ_ｏ１＝Ｉ_ＲＥＦとなる。配線抵抗Ｒ_１に流れる電流Ｉ_Ｒ１もＩ_ＲＥＦとなる。したがって、配線抵抗Ｒ_１に加わる電圧Ｖ_Ｒ１は、
Ｖ_Ｒ１＝Ｉ_ＲＥＦ×Ｒ_１＝Ｉ_ＲＥＦ×Ｒ_Ｗ
となり、前述のようにＩ_ｏ１＝Ｉ_ＲＥＦとなる。

ここで、先ほど初期値としてＩ_ＲＡ１＝０と見なした配線抵抗Ｒ_Ａ１に流れる電流Ｉ_ＲＡ１を考慮した場合、ＮＭＯＳトランジスタ１２のドレイン電流およびソース電流はＩ_ＲＥＦ＋Ｉ_ＲＡ１となり、ＮＭＯＳトランジスタ１４＿１のドレイン電流およびソース電流はＩ_ＲＥＦ−Ｉ_ＲＡ１となる。そうすると、式（６）は次式（６’）に変形される。

Ｖ_ＧＳ１４＝（（Ｉ_ＲＥＦ−Ｉ_ＲＡ１）／ｋ）^１／２＋Ｖ_ｔｈ ・・・ （６’）

Ｖ_ＧＳ１２、Ｖ_ＧＳ１４の、ＮＭＯＳトランジスタ１２のドレイン電流およびソース電流がＩ_ＲＥＦである場合の０．７Ｖからの変動電圧を＋ΔＶ_ＧＳＡ、―ΔＶ_ＧＳＡとすると、次式（７）（８）が成り立つ。

Ｖ_ＧＳ１２＝０．７Ｖ＋ΔＶ_ＧＳＡ ・・・ （７）
Ｖ_ＧＳ１４＝０．７Ｖ−ΔＶ_ＧＳＡ ・・・ （８）

式（１’）（７）（８）より、次式（９）が成り立つ。

ΔＶ_ＧＳＡ＝（Ｉ_ＲＥＦ×Ｒ_Ｗ）／２ ・・・ （９）

そして、式（６）（８）（９）より、
（（Ｉ_ＲＥＦ−Ｉ_ＲＡ１）／ｋ）^１／２＋Ｖ_ｔｈ＝０．７Ｖ−（Ｉ_ＲＥＦ×Ｒ_Ｗ）／２
となり、Ｉ_ＲＡ１が求まり、Ｉ_ＲＡ１＝２００ｐＡとなる。

Ｖ_ＧＳ１２とＶ_ＧＳ１４の誤差に対するＶ_ＧＳ１１とＶ_ＧＳ１３の誤差の比が電流精度の改善比となり、式（１’）（２）より、
（Ｖ_ＧＳ１１−Ｖ_ＧＳ１３）／（Ｖ_ＧＳ１２−Ｖ_ＧＳ１４）
＝（Ｉ_ＲＡ１×Ｒ_Ｗ）／（Ｉ_ＲＥＦ×Ｒ_Ｗ）
＝Ｉ_ＲＡ１／Ｉ_ＲＥＦ
＝２００ｐ／１００μ
＝０．０００００２
となる。このため、本実施の形態に係るカレントミラー回路１００では、配線１０３の配線抵抗に起因する出力電流の変動は従来の１００万分の２であり、全く無視し得る程度にまで抑えられる。

なお、カレントミラー回路１００の出力の段数が１の場合について説明を行ったが、出力の段数が複数の場合についても考え方は同様である。前述のように例えば段数が５００の場合についてはＲ_１〜Ｒ_５００においてＧＮＤ端に近い側に多くの電流が流れ、Ｒ_１＝Ｉ_ＲＥＦ×５００となるが同様な考え方が適用される。

［１−３．効果等］
以上のように、本実施の形態によると、複数のＮＭＯＳトランジスタ１３から出力される電流へのＧＮＤ配線（配線１０３）の配線抵抗の影響を低減することができる。すなわち、本実施の形態に係るカレントミラー回路１００によると、複数のＮＭＯＳトランジスタ１３のドレインのそれぞれから、ＮＭＯＳトランジスタ１１のドレインに入力される基準電流と同じ大きさの電流を出力することができる。

なお、上記説明ではＲ_ＡＷ＝Ｒ_Ｗ＝８ｍΩの例を示したが、ＧＮＤ配線（配線１０３）幅を細くし配線抵抗をもっと大きくしてもよい。本実施の形態を適用しない場合、配線１０３の配線抵抗の出力電流の誤差への影響が大きく、ＧＮＤ配線（配線１０３）幅を太くし配線抵抗を小さくすることが出力電流の誤差低減のため要求される。本実施の形態を適用した場合、出力電流の誤差への影響は無視できる程度に小さくなる。配線１０３の配線抵抗を例えば１００倍程度大きくしたとしても上記の数式に基づき十分な改善効果が得られる。このため、配線１０３の配線抵抗を大きくしＧＮＤ配線（配線１０３）幅を細くすることにより、配線１０３に必要な回路面積を低減することができる。

また、配線１０２、配線１０３を一列で構成した場合を想定し、それぞれの配線上の配線抵抗における各トランジスタ間の電気抵抗は等しくＲ_ＡＷ、Ｒ_Ｗとしたが、必ずしも配線１０２、配線１０３を一列で構成する必要はなく、それぞれの配線上の配線抵抗における各トランジスタ間の電気抵抗も均一で等しい必要はなく、Ｒ_ＡＷとＲ_Ｗも必ずしも等しい必要はなく、上記の改善効果を考慮した上で適切に設定すればよい。

（実施の形態２）
以下、図３を用いて、実施の形態２を説明する。

図３は、実施の形態２に係るカレントミラー回路２００の概略構成を示す回路図である。カレントミラー回路２００は、例えば百を超える多数の定電流を供給する回路であり、イメージセンサ用ＡＤ変換器やＬＣＤドライバＩＣなどに用いられるアナログ半導体集積回路のチップ内に作り込まれている。

本実施の形態に係るカレントミラー回路２００は、実施の形態１に係るカレントミラー回路１００の各ＮＭＯＳトランジスタをＮＰＮトランジスタ、すなわち、バイポーラトランジスタに置き換えたものである。図３に示すように、カレントミラー回路２００は、ＮＰＮトランジスタ２１、ＮＰＮトランジスタ２２、複数のＮＰＮトランジスタ２３、複数のＮＰＮトランジスタ２４、配線１０１、配線１０２、および配線１０３を備える。ＮＰＮトランジスタ２１のベースおよびコレクタは定電流源１０に接続されている。ＮＰＮトランジスタ２３のコレクタは図略の負荷に接続されている。ＮＰＮトランジスタ２４のベースおよびコレクタはＮＰＮトランジスタ２３のエミッタに接続されている。ＮＰＮトランジスタ２１のベースおよび複数のＮＰＮトランジスタ２３のベースは配線１０１によって接続されている。ＮＰＮトランジスタ２２のベースおよび複数のＮＰＮトランジスタ２４のベースは配線１０２によって接続されている。ＮＰＮトランジスタ２２のエミッタおよび複数のＮＰＮトランジスタ２４のエミッタは配線１０３によって接続されている。配線１０３の一端は所定電位（ＧＮＤ端）に接続されている。

本実施の形態によると、複数のＮＰＮトランジスタ２３から出力される電流へのＧＮＤ配線（配線１０３）の配線抵抗の影響を低減することができる。すなわち、本実施の形態に係るカレントミラー回路２００によると、複数のＮＰＮトランジスタ２３のコレクタのそれぞれから、ＮＰＮトランジスタ１１のコレクタに入力される基準電流と同じ大きさの電流を出力することができる。

（実施の形態３）
以下、図４を用いて、実施の形態３を説明する。

図４は、実施の形態３に係るイメージセンサ３００の外観の一例を示す模式図である。図４に示すように、イメージセンサ３００は、画素アレイ３１、行セレクタ３２、カラムＡＤ変換器３３、および周辺回路３４を備える。画素アレイ３１において、図略の光電変換素子（例えば、フォトダイオード）がマトリクス状に配列されている。カラムＡＤ変換器３３は、図略の複数（数百個）のＡＤ変換器および実施の形態１に係るカレントミラー回路１００を備える。カレントミラー回路１００は、カラムＡＤ変換器３３における各ＡＤ変換器に定電流を供給する。周辺回路３４は、図略のパラレル・シリアル変換器を備える。

以下、図４に示されるイメージセンサ３００の動作を簡略化して説明する。

まず、光が画素アレイ３１の光電変換素子に入力され、対応する電圧が行セレクタ３２に出力される。次に、行セレクタ３２から、画素アレイ３１の画素１行分に相当する出力電圧がカラムＡＤ変換器３３に出力される。カラムＡＤ変換器３３における複数のＡＤ変換器は、上記出力電圧をアナログ−デジタル変換し、デジタルデータを出力する。出力されたデジタルデータは、周辺回路３４内のパラレル・シリアル変換器によって変換され、イメージセンサ３００の外部に出力される。

以上のように、本実施の形態によると、イメージセンサ３００に実施の形態１に係るカレントミラー回路１００を実装したことにより、カラムＡＤ変換器３３における数百個のＡＤ変換器のいずれにもカレントミラー回路１００から同じ大きさの定電流を供給することができる。これにより、イメージセンサ３００の撮像画質を向上させることができる。

（実施の形態４）
以下、図５を用いて、実施の形態４を説明する。

図５は、実施の形態４に係るデジタルカメラ４００の外観図である。図５に示すように、デジタルカメラ４００は、交換レンズ（撮像光学系）４１と、交換レンズ４１を装着可能なカメラボディ４２とからなる。交換レンズ４１は、図略のフォーカスレンズとズームレンズとを含んで構成される。カメラボディ４２は、レリーズ釦４３を備える。また、カメラボディ４２には実施の形態３に係るイメージセンサ３００が内蔵されている。

以下、図５に示されるデジタルカメラ４００の動作を簡略化して説明する。

カメラボディ４２は、レリーズ釦４３のユーザによる半押し操作を受け付けると、交換レンズ４１に対して、オートフォーカス動作するよう制御信号を送信する。また、カメラボディ４２は、レリーズ釦４３のユーザによる操作を受け付けると、交換レンズ４１を介して形成される被写体像の撮影動作を実行する。

交換レンズ４１は、被写体からの光を集光してイメージセンサ３００に結像する。イメージセンサ３００は、結像された被写体像を受像し、当該被写体像を光電変換して画像データを生成する。画像データは、カメラボディ４２内の図略のプロセッサで処理される。

以上のように、本実施の形態によると、デジタルカメラ４００に実施の形態３に係るイメージセンサ３００を搭載したことにより、被写体をより高画質で撮像することができる。

（他の実施の形態）
以上のように、本出願において開示する技術の例示として、実施の形態１ないし４を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。また、上記実施の形態１ないし４で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。

そこで、以下、他の実施の形態を例示する。

実施の形態１に係るカレントミラー回路１００はＮＭＯＳトランジスタで構成されているが、ＰＭＯＳトランジスタで構成することも可能である。すなわち、カレントミラー回路１００における各ＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換え、配線１０３の一端を電源電圧（ＶＤＤ端）に接続するように変形することが可能である。このように、カレントミラー回路１００をＰＭＯＳトランジスタで構成しても、実施の形態１と同様の効果、すなわち、複数の出力電流への配線抵抗の影響を低減することが可能である。

同様に、実施の形態２に係るカレントミラー回路２００はＮＰＮトランジスタで構成されているが、ＰＮＰトランジスタで構成することも可能である。すなわち、カレントミラー回路２００における各ＮＰＮトランジスタをＰＮＰトランジスタに置き換え、配線１０３の一端を電源電圧（ＶＣＣ端）に接続するように変形することが可能である。このように、カレントミラー回路２００をＰＮＰトランジスタで構成しても、実施の形態２と同様の効果、すなわち、複数の出力電流への配線抵抗の影響を低減することが可能である。

実施の形態３では、画素アレイ３１の両側にカラムＡＤ変換器３３を設けているが、片側のみにカラムＡＤ変換器３３を設けるようにしてもよい。

実施の形態４では、イメージセンサ３００を搭載する撮像装置の一例としてデジタルカメラ４００を挙げたが、イメージセンサ３００の応用範囲はデジタルカメラ４００に限定されない。イメージセンサ３００は、スタジオ用カメラ、業務用カメラ、デジタルビデオカメラ、監視カメラ、車載カメラ、スマートフォン、タブレットＰＣなどの各種装置に搭載可能である。

以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面および詳細な説明を提供した。

したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。

また、上述の実施の形態は、本開示における技術を例示するためのものであるから、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。

本開示は、撮像装置に適用可能である。具体的には、スタジオ用カメラ、業務用カメラ、デジタルスチルカメラ、ムービー、カメラ機能付き携帯電話機、スマートフォンなどに、本開示は適用可能である。

１００ カレントミラー回路
２００ カレントミラー回路
１０ 定電流源
１１ ＮＭＯＳトランジスタ（第１のＭＯＳトランジスタ）
１２ ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）
１３ ＮＭＯＳトランジスタ（第３のＭＯＳトランジスタ）
１４ ＮＭＯＳトランジスタ（第４のＭＯＳトランジスタ）
２１ ＮＰＮトランジスタ（第１のバイポーラトランジスタ）
２２ ＮＰＮトランジスタ（第２のバイポーラトランジスタ）
２３ ＮＰＮトランジスタ（第３のバイポーラトランジスタ）
２４ ＮＰＮトランジスタ（第４のバイポーラトランジスタ）
１０１ 配線（第１の配線）
１０２ 配線（第２の配線）
１０３ 配線（第３の配線）
３００ イメージセンサ
３１ 画素アレイ
３２ カラムＡＤ変換器
４００ デジタルカメラ（撮像装置）
４１ 交換レンズ（撮影光学系）

Claims (4)

1. ゲートおよびドレインが定電流源に接続された第１のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタと同極性であり、ゲートおよびドレインが前記第１のＭＯＳトランジスタのソースに接続された第２のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタと同極性の複数の第３のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタと同極性であり、ゲートおよびドレインが前記複数の第３のＭＯＳトランジスタのソースのそれぞれに接続された複数の第４のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタのゲートおよび前記複数の第３のＭＯＳトランジスタのゲートを接続する第１の配線と、
   前記第２のＭＯＳトランジスタのゲートおよび前記複数の第４のＭＯＳトランジスタのゲートを接続する第２の配線と、
   前記第２のＭＯＳトランジスタのソースおよび前記複数の第４のＭＯＳトランジスタのソースを接続し、一端が所定電位に接続された第３の配線と、
   を備えるカレントミラー回路。
2. ベースおよびコレクタが定電流源に接続された第１のバイポーラトランジスタと、
   前記第１のバイポーラトランジスタと同極性であり、ベースおよびコレクタが前記第１のバイポーラトランジスタのエミッタに接続された第２のバイポーラトランジスタと、
   前記第１のバイポーラトランジスタと同極性の複数の第３のバイポーラトランジスタと、
   前記第１のバイポーラトランジスタと同極性であり、ベースおよびコレクタが前記複数の第３のバイポーラトランジスタのエミッタのそれぞれに接続された複数の第４のバイポーラトランジスタと、
   前記第１のバイポーラトランジスタのベースおよび前記複数の第３のバイポーラトランジスタのベースを接続する第１の配線と、
   前記第２のバイポーラトランジスタのベースおよび前記複数の第４のバイポーラトランジスタのベースを接続する第２の配線と、
   前記第２のバイポーラトランジスタのエミッタおよび前記複数の第４のバイポーラトランジスタのエミッタを接続し、一端が所定電位に接続された第３の配線と、
   を備えるカレントミラー回路。
3. 複数の光電変換素子がマトリクス状に配列された画素アレイと、
   前記画素アレイの画素１行分に相当する出力電圧が入力されるカラムＡＤ変換器と、
   前記カラムＡＤ変換器に定電流を供給する請求項１または請求項２に記載のカレントミラー回路と、
   を備えるイメージセンサ。
4. 撮影光学系と、
   前記撮影光学系によって結像された被写体像を受像する請求項３に記載のイメージセンサと、
   を備える撮像装置。

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