JP5755397B2 - バイアス電流供給回路 - Google Patents
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Description
(1)ドレインが電流源(IREF)に接続され、当該ドレインにゲートが接続される第1のNチャネルトランジスタ(Mn0)と、
ドレインが共通電位(COM)に接続され、ソースが前記第1のNチャネルトランジスタ(Mn0)のソースに接続され、ゲートが共通電位(COM)に接続される第1のPチャネルトランジスタ(Mp0)と、
ドレインがバイアス電流(ib1、ib2、・・・、ibn)を供給し、ゲートが前記第1のNチャネルトランジスタ(Mn0)のゲートに接続される第2のNチャネルトランジスタ(Mn1、Mn2、・・・、Mnn)と、
ドレインが前記第1のPチャネルトランジスタ(Mp0)のドレインに接続され、ソースが前記第2のNチャネルトランジスタ(Mn1、Mn2、・・・、Mnn)のソースに接続され、ゲートが前記第1のPチャネルトランジスタ(Mp0)のゲートに接続される第2のPチャネルトランジスタ(Mp1、Mp2、・・・、Mpn)とを備える
ことを特徴とするバイアス電流供給回路。
(2)前記第1のNチャネルトランジスタ(Mn0)のソースと前記第1のPチャネルトランジスタ(Mp0)のソースとの間に抵抗(R10)を備え、
前記第1のNチャネルトランジスタ(Mn0)のドレインと前記第1のPチャネルトランジスタ(Mp0)のドレインとの間にコンデンサ(C10)を備え、
前記第2のNチャネルトランジスタ(Mn1、Mn2、・・・、Mnn)のソースと前記第2のPチャネルトランジスタ(Mp1、Mp2、・・・、Mpn)のソースとの間に抵抗(R11、R12、・・・、R1n)を備える
ことを特徴とする(1)に記載のバイアス電流供給回路。
(3)ドレインが所定の電圧(Vd)に接続され、ソースが前記第1のNチャネルトランジスタ(Mn0)のゲートに接続され、ゲートが前記第1のNチャネルトランジスタ(Mn0)のドレインに接続される第3のNチャネルトランジスタ(Mn0b)と、
ドレインが前記第1のNチャネルトランジスタ(Mn0)のゲートに接続され、ゲートが前記第1のNチャネルトランジスタ(Mn0)のゲートに接続される第4のNチャネルトランジスタ(Mn0a)と、
ドレインが前記第1のPチャネルトランジスタ(Mp0)のドレインに接続され、ソースが前記第4のNチャネルトランジスタ(Mn0a)のソースに接続され、ゲートが前記第1のPチャネルトランジスタ(Mp0)のゲートに接続される第3のPチャネルトランジスタ(Mp1a)とを備える
ことを特徴とする(1)に記載のバイアス電流供給回路。
(4)ドレインが所定の電圧(Vc)に接続され、ゲートが当該所定の電圧(Vc)に接続される第1のNチャネルトランジスタ(Mn0)と、
ドレインが電流源(IREF)に接続され、当該ドレインにゲートが接続され、ソースが前記第1のNチャネルトランジスタ(Mn0)のソースに接続される第1のPチャネルトランジスタ(Mp0)と、
ドレインが前記第1のNチャネルトランジスタ(Mn0)のドレインに接続され、ゲートが前記第1のNチャネルトランジスタ(Mn0)のゲートに接続される第2のNチャネルトランジスタ(Mn1、Mn2、・・・、Mnn)と、
ドレインがバイアス電流(ib1、ib2、・・・、ibn)を供給し、ソースが前記第2のNチャネルトランジスタ(Mn1、Mn2、・・・、Mnn)のソースに接続され、ゲートが前記第1のPチャネルトランジスタ(Mp0)のゲートに接続される第2のPチャネルトランジスタ(Mp1、Mp2、・・・、Mpn)とを備える
ことを特徴とするバイアス電流供給回路。
(5)コレクタが電流源(IREF)に接続され、当該コレクタにベースが接続される第1のNPNトランジスタ(Mn0)と、
コレクタが共通電位(COM)に接続され、エミッタが前記第1のNPNトランジスタ(Mn0)のエミッタに接続され、ベースが共通電位(COM)に接続される第1のPNPトランジスタ(Mp0)と、
コレクタがバイアス電流(ib1、ib2、・・・、ibn)を供給し、ベースが前記第1のNPNトランジスタ(Mn0)のベースに接続される第2のNPNトランジスタ(Mn1、Mn2、・・・、Mnn)と、
コレクタが前記第1のPNPトランジスタ(Mp0)のコレクタに接続され、エミッタが前記第2のNPNトランジスタ(Mn1、Mn2、・・・、Mnn)のエミッタに接続され、ベースが前記第1のPNPトランジスタ(Mp0)のベースに接続される第2のPNPトランジスタ(Mp1、Mp2、・・・、Mpn)とを備える
ことを特徴とするバイアス電流供給回路。
(6)コレクタが所定の電圧(Vc)に接続され、ベースが当該所定の電圧(Vc)に接続される第1のNPNトランジスタ(Mn0)と、
コレクタが電流源(IREF)に接続され、当該コレクタにベースが接続され、エミッタが前記第1のNPNトランジスタ(Mn0)のエミッタに接続される第1のPNPトランジスタ(Mp0)と、
コレクタが前記第1のNPNトランジスタ(Mn0)のコレクタに接続され、ベースが前記第1のNPNトランジスタ(Mn0)のベースに接続される第2のNPNトランジスタ(Mn1、Mn2、・・・、Mnn)と、
コレクタがバイアス電流(ib1、ib2、・・・、ibn)を供給し、エミッタが前記第2のNPNトランジスタ(Mn1、Mn2、・・・、Mnn)のエミッタに接続され、ベースが前記第1のPNPトランジスタ(Mp0)のベースに接続される第2のPNPトランジスタ(Mp1、Mp2、・・・、Mpn)とを備える
ことを特徴とするバイアス電流供給回路。
本発明によれば、多数のバイアス電流分配が可能となり、LSIに好適なバイアス電流供給回路を提供できる。
VGSn0=wn−V0 (1)
VGSp0=V0−wp (2)
VGSn1=wn−V1 (3)
VGSp1=V1−wp (4)
VGnp=wn−wp=VGSn0+VGSp0=VGSn1+VGSp1 (5)
i0=βn×(VGSn0−Vthn)2=βp×(VGSp0−Vthp)2 (6)
ib1=βn×(VGSn1−Vthn)2=βp×(VGSp1−Vthp)2 (7)
VGSn0=√(i0/βn)―Vthn (8)
VGSp0=√(i0/βp)―Vthp (9)
VGnp=√i0×(1/√βn+1/√βp)−(Vthn+Vthp) (10)
VGSn1=√(i1/βn)―Vthn (11)
VGSp1=√(i1/βp)―Vthp (12)
VGnp=√i1×(1/√βn+1/√βp)−(Vthn+Vthp) (13)
ib1=i0 (14)
ib1=Ib2=・・・=ibn=i0 (15)
Mn0、Mn1、・・・、Mnn Nチャネルトランジスタ
Mp0、Mp1、・・・、Mpn Pチャネルトランジスタ
IREF 電流源
Vc、Vd 電圧源
COM 共通電位
B0 分配元ブロック
B1、B2、・・・、Bn 分配先ブロック
r1、r1、・・・、rn 寄生の配線抵抗
R10、R11、・・・、R1n 抵抗
C10 コンデンサ
Claims (6)
- ドレインが電流源に接続され、当該ドレインにゲートが接続される第1のNチャネルトランジスタと、
ドレインが共通電位に接続され、ソースが前記第1のNチャネルトランジスタのソースに接続され、ゲートが共通電位に接続される第1のPチャネルトランジスタと、
ドレインがバイアス電流を供給し、ゲートが前記第1のNチャネルトランジスタのゲートに接続される第2のNチャネルトランジスタと、
ドレインが前記第1のPチャネルトランジスタのドレインに接続され、ソースが前記第2のNチャネルトランジスタのソースに接続され、ゲートが前記第1のPチャネルトランジスタのゲートに接続される第2のPチャネルトランジスタとを備える
ことを特徴とするバイアス電流供給回路。 - 前記第1のNチャネルトランジスタのソースと前記第1のPチャネルトランジスタのソースとの間に抵抗を備え、
前記第1のNチャネルトランジスタのドレインと前記第1のPチャネルトランジスタのドレインとの間にコンデンサを備え、
前記第2のNチャネルトランジスタのソースと前記第2のPチャネルトランジスタのソースとの間に抵抗を備える
ことを特徴とする請求項1に記載のバイアス電流供給回路。 - ドレインが所定の電圧に接続され、ソースが前記第1のNチャネルトランジスタのゲートに接続され、ゲートが前記第1のNチャネルトランジスタのドレインに接続される第3のNチャネルトランジスタと、
ドレインが前記第1のNチャネルトランジスタのゲートに接続され、ゲートが前記第1のNチャネルトランジスタのゲートに接続される第4のNチャネルトランジスタと、
ドレインが前記第1のPチャネルトランジスタのドレインに接続され、ソースが前記第4のNチャネルトランジスタのソースに接続され、ゲートが前記第1のPチャネルトランジスタのゲートに接続される第3のPチャネルトランジスタとを備える
ことを特徴とする請求項1に記載のバイアス電流供給回路。 - ドレインが所定の電圧に接続され、ゲートが当該所定の電圧に接続される第1のNチャネルトランジスタと、
ドレインが電流源に接続され、当該ドレインにゲートが接続され、ソースが前記第1のNチャネルトランジスタのソースに接続される第1のPチャネルトランジスタと、
ドレインが前記第1のNチャネルトランジスタのドレインに接続され、ゲートが前記第1のNチャネルトランジスタのゲートに接続される第2のNチャネルトランジスタと、
ドレインがバイアス電流を供給し、ソースが前記第2のNチャネルトランジスタのソースに接続され、ゲートが前記第1のPチャネルトランジスタのゲートに接続される第2のPチャネルトランジスタとを備える
ことを特徴とするバイアス電流供給回路。 - コレクタが電流源に接続され、当該コレクタにベースが接続される第1のNPNトランジスタと、
コレクタが共通電位に接続され、エミッタが前記第1のNPNトランジスタのエミッタに接続され、ベースが共通電位に接続される第1のPNPトランジスタと、
コレクタがバイアス電流を供給し、ベースが前記第1のNPNトランジスタのベースに接続される第2のNPNトランジスタと、
コレクタが前記第1のPNPトランジスタのコレクタに接続され、エミッタが前記第2のNPNトランジスタのエミッタに接続され、ベースが前記第1のPNPトランジスタのベースに接続される第2のPNPトランジスタとを備える
ことを特徴とするバイアス電流供給回路。 - コレクタが所定の電圧に接続され、ベースが所定の電圧に接続される第1のNPNトランジスタと、
コレクタが電流源に接続され、当該コレクタにベースが接続され、エミッタが前記第1のNPNトランジスタのエミッタに接続される第1のPNPトランジスタと、
コレクタが前記第1のNPNトランジスタのコレクタに接続され、ベースが前記第1のNPNトランジスタのベースに接続される第2のNPNトランジスタと、
コレクタがバイアス電流を供給し、エミッタが前記第2のNPNトランジスタのエミッタに接続され、ベースが前記第1のPNPトランジスタのベースに接続される第2のPNPトランジスタとを備える
ことを特徴とするバイアス電流供給回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008245105A JP5755397B2 (ja) | 2008-09-25 | 2008-09-25 | バイアス電流供給回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008245105A JP5755397B2 (ja) | 2008-09-25 | 2008-09-25 | バイアス電流供給回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010080563A JP2010080563A (ja) | 2010-04-08 |
JP5755397B2 true JP5755397B2 (ja) | 2015-07-29 |
Family
ID=42210699
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008245105A Active JP5755397B2 (ja) | 2008-09-25 | 2008-09-25 | バイアス電流供給回路 |
Country Status (1)
Country | Link |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2018078349A (ja) * | 2015-03-19 | 2018-05-17 | パナソニックIpマネジメント株式会社 | カレントミラー回路、イメージセンサ、および撮像装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3714418B2 (ja) * | 2002-03-22 | 2005-11-09 | 横河電機株式会社 | スイッチング電源装置 |
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2008
- 2008-09-25 JP JP2008245105A patent/JP5755397B2/ja active Active
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JP2010080563A (ja) | 2010-04-08 |
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A02 | Decision of refusal |
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