JP2004297965A

JP2004297965A - 電源制御用半導体集積回路

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Publication number: JP2004297965A
Application number: JP2003089536A
Authority: JP
Inventors: Yoshinori Yoshino; 良憲吉野; Hiroshi Sanekata; 弘志眞方
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-03-28
Filing date: 2003-03-28
Publication date: 2004-10-21

Abstract

【課題】電力損失が少なく精度の高い電流制御が行なえるとともに、レイアウト設計が容易であり占有面積も小さくすることができるスイッチング・レギュレータの電源制御用半導体集積回路を提供する。
【解決手段】パワートランジスタ（Ｑ１）を内蔵し、該パワートランジスタでコイル（Ｌ１）に流れる電流をスイッチングして所望のレベルの直流電圧を発生するスイッチング・レギュレータを構成する電源制御用半導体集積回路（１００）において、前記パワートランジスタと並列に該トランジスタよりもサイズが小さくかつ同一の制御電圧を制御端子に受けて出力電流に比例した電流を流すセンス用トランジスタ（Ｑ２）を設け、該センス用トランジスタと直列に電流検出用抵抗（Ｒ１）を接続するように構成した。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、インダクタとしてのコイルに流れる電流をスイッチングして所望のレベルの直流電圧を発生するスイッチング・レギュレータを構成する電源制御用半導体集積回路に適用して有効な技術に関し、特にパワートランジスタおよび電流検出用の抵抗を内蔵した電源制御用半導体集積回路に利用して有効な技術に関する。
【０００２】
【従来の技術】
スイッチング・レギュレータにおいては、コイルに流す電流のスイッチングを行なうパワートランジスタに流れる電流が非常に大きいため、従来のスイッチング・レギュレータにおいては、パワートランジスタとして、該パワートランジスタをオン／オフ制御する制御回路が形成された電源制御用半導体集積回路とは別個の素子を用いることが多かった。これに対し、近年、スイッチング・レギュレータを構成する半導体集積回路として、パワートランジスタとそのオン・オフ制御を行なう制御回路とを１つの半導体チップ上に形成した電源制御用半導体集積回路が提供されるようになって来ている。
【０００３】
一方、スイッチング・レギュレータにおいては、コイルに流れる電流を検出してパワートランジスタのオン時間を制御するため、電流検出用抵抗をパワートランジスタと直列に接続して、電流を電圧に変換して制御回路にフィードバックすることが行なわれている。
【０００４】
【発明が解決しようとする課題】
電流検出用抵抗がパワートランジスタと直列に接続されているスイッチング・レギュレータにおいては、電流検出用抵抗における損失により効率が低下するという課題がある。そこで、従来より、かかる電流検出用抵抗としては、抵抗値の比較的小さなものが用いられている。パワートランジスタおよび該パワートランジスタと直列に接続される電流検出用抵抗が外付け部品で構成されている場合、低抵抗値で精度の高いものが比較的容易に得られる。
【０００５】
ところが、電流検出用抵抗をパワートランジスタとともに電源制御用半導体集積回路に内蔵させた場合、半導体集積回路において一般に用いられている拡散抵抗やポリシリコン抵抗により電流検出用抵抗を構成したのでは抵抗値が大きくなりすぎる。そこで、電流検出用抵抗として、配線を構成するアルミニウム等のメタル層を用いたもの（以下、配線抵抗と称する）が提案されている。
【０００６】
しかしながら、配線抵抗は製造バラツキや温度変動による抵抗値の変化が大きいため、配線抵抗からなる電流検出用抵抗を用いたスイッチング・レギュレータでは精度の高い電流制御が行なえないという課題がある。また、電流検出用抵抗とパワートランジスタとを内蔵した電源制御用半導体集積回路において、電流検出用抵抗として抵抗値の小さなものを使用した場合、電流検出用抵抗が接続されるグランドラインまたはＶｃｃラインのような電源ラインの持つインピーダンスの影響を受け易くなるという課題がある。
【０００７】
つまり、電流検出用抵抗が接続される電源ラインの引き回しの長さが長くなると、電源ラインの抵抗成分と電流検出用抵抗の抵抗比を充分にとることができなくなるため、検出電圧のずれが大きくなる。また、電源ラインの引き回しを工夫することで電源ラインの持つインピーダンスの影響を小さくすることも可能であるが、そのようにしようとすると、レイアウト設計が面倒になるという不具合が生じる。さらに、アルミなどの配線からなる抵抗は、半導体集積回路における抵抗素子として一般的な拡散抵抗やポリシリコン抵抗に比べて占有面積が大きいため、配線抵抗からなる電流検出用抵抗を用いた場合には、電源制御用半導体集積回路のチップサイズの増加につながるという不具合がある。
【０００８】
この発明の目的は、電力損失の少ないスイッチング・レギュレータを実現可能な電源制御用半導体集積回路を提供することにある。
この発明の他の目的は、スイッチング・レギュレータにおいて精度の高い電流制御が行なえる電源制御用半導体集積回路を提供することにある。
この発明の他の目的は、レイアウト設計が容易であり占有面積も小さくすることができるスイッチング・レギュレータの電源制御用半導体集積回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、パワートランジスタを内蔵し、該パワートランジスタでコイルに流れる電流をスイッチングして所望のレベルの直流電圧を発生するスイッチング・レギュレータを構成する電源制御用半導体集積回路において、前記パワートランジスタと並列に該トランジスタよりもサイズが小さくかつ同一の制御電圧を制御端子に受けて出力電流に比例した電流を流すセンス用トランジスタを設け、該センス用トランジスタと直列に電流検出用抵抗を接続するようにしたものである。
【００１０】
上記した手段によれば、大きな電流が流れるパワートランジスタと直列に接続される電流検出用抵抗が不用になるとともに電流検出用抵抗として高抵抗値のものを使用することができるため、該電流検出用抵抗における電力損失を減少させることができる。また、電流検出用抵抗として拡散抵抗やポリシリコン抵抗からなる製造バラツキや温度変動による変化の小さな抵抗を使用することができ、これにより精度の高い電流制御が行なえるようになる。
【００１１】
さらに、電流検出用抵抗として高抵抗値のものを使用することができるため、該電流検出用抵抗に接続される電源ラインのインピーダンスの影響を受けにくくなり、これにより配線のレイアウト設計が容易になるとともに、電流検出用抵抗としてアルミなどの配線抵抗に比べてサイズの小さな拡散抵抗やポリシリコン抵抗からなる抵抗を用いることでチップサイズを小さくすることができるようになる。
【００１２】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
図１は本発明に係る電源制御用半導体集積回路とそれを用いた降圧型スイッチング・レギュレータの一実施例を示す。
この実施例のスイッチング・レギュレータは、外部端子Ｐ１にドレイン端子がまた外部端子Ｐ２にソース端子が接続されたパワーＭＯＳＦＥＴ（電界効果型トランジスタ）Ｑ１を内蔵する電源制御用半導体集積回路１００と、上記外部端子Ｐ１に接続された電池などの直流電源ＤＰＳと、上記外部端子Ｐ２に一方の端子が接続されたインダクタとしてのコイルＬ１と、チップ外部にて上記外部端子Ｐ２と接地点（ＧＮＤ）との間に逆方向接続された整流用ダイオードＤ１と、上記コイルＬ１の他方の端子と接地点との間に接続された平滑容量Ｃ１と構成されている。
【００１３】
なお、図１において、一点鎖線で囲まれた部分は単結晶シリコンのような１個の半導体チップ上に半導体集積回路として構成される。つまり、パワーＭＯＳＦＥＴＱ１はチップに内蔵され、コイルＬ１や容量Ｃ１、ダイオードＤ１は外付け素子として接続されている。これにより、電源装置の部品点数を減らし小型化を図ることができる。ただし、このような構成に限定されるものでなく、ダイオードＤ１もＩＣチップ内部に取り込むようにしても良い。これにより電源装置の部品点数をさらに減らすことができる。
【００１４】
この実施例の電源制御用半導体集積回路１００は、上記パワーＭＯＳＦＥＴＱ１および該パワーＭＯＳＦＥＴＱ１をＰＷＭ（パルス幅変調）方式でオン／オフ制御するＰＷＭ制御回路１１０と、上記外部端子Ｐ１−Ｐ２間に上記パワーＭＯＳＦＥＴＱ１と並列形態に接続された電流検出用ＭＯＳＦＥＴＱ２と、該電流検出用ＭＯＳＦＥＴＱ２のドレイン端子と直流電源ＤＰＳからの直流電圧が入力される上記外部端子Ｐ１との間に接続された電流検出用抵抗Ｒ１と、基準電圧生成回路１２０と、該基準電圧生成回路１２０で生成された基準電圧Ｖｒｅｆおよび前記抵抗Ｒ１と電流検出用ＭＯＳＦＥＴＱ２のドレイン端子との接続ノードＮ１の電位Ｖｎ１を比較する電圧比較回路１３０とを備えている。
【００１５】
この実施例では、上記パワーＭＯＳＦＥＴＱ１と電流検出用ＭＯＳＦＥＴＱ２とは、その素子サイズ（ゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌ）が１０００：１〜３０００：１となるように形成され、Ｑ２のゲート端子にはＱ１のゲート端子に印加されるＰＷＭ制御回路１１０からの制御パルスＣＰが印加されている。制御パルスＣＰはパワーＭＯＳＦＥＴＱ１を飽和領域で動作させ、そのデューティ比に応じた電流を流すように設定されている。
【００１６】
これにより、電流検出用ＭＯＳＦＥＴＱ２にはパワーＭＯＳＦＥＴＱ１に流れる電流の１／１０００〜１／３０００の電流が流されるようになる。この電流は電流検出用抵抗Ｒ１にも流され、電圧に変換される。従って、ノードＮ１の電位Ｖｎ１は、パワーＭＯＳＦＥＴＱ１に流れる電流に比例した電圧となる。このノードＮ１の電位Ｖｎ１が電圧比較回路１３０に供給されて、基準電圧Ｖｒｅｆと比較される。
【００１７】
電流検出用ＭＯＳＦＥＴＱ２は飽和領域で動作されるので、電流検出用抵抗Ｒ１の抵抗値を大きくしてもパワーＭＯＳＦＥＴＱ１のドレイン電流に比例した電流を流すことができ、電流検出用抵抗Ｒ１の抵抗値を大きくすることでそこに流れる電流を比較的小さくして、電流検出用抵抗Ｒ１における電力損失を少なくすることができる。電流検出用抵抗Ｒ１の抵抗値としては、例えば数１０Ω〜数１００Ωが考えられる。基準電圧生成回路１２０は、定電流源ＣＳと該定電流源ＣＳからの電流Ｉｃが流される抵抗Ｒ２とからなる。
【００１８】
なお、電流検出用ＭＯＳＦＥＴＱ２のドレイン端子に電流検出用抵抗Ｒ１が接続されているため、Ｑ２のドレイン電圧はパワーＭＯＳＦＥＴＱ１のドレイン電圧と同一にならないので、Ｑ２にＱ１のゲート電圧と同一の電圧を印加してもＱ１とＱ２のゲート幅の比に正確に比例した電流をＱ２に流すことはできない。そこで、電流検出用抵抗Ｒ１での電圧降下により生じるＱ２のドレイン電圧とＱ１のドレイン電圧の相違による電流誤差分だけ、基準電圧生成回路１２０から電圧比較回路１３０へ供給される基準電圧Ｖｒｅｆをずらすように、抵抗Ｒ２の抵抗値を設定しておく。これにより、ＭＯＳＦＥＴＱ１とＱ２のバイアス状態の差異により生じる電流検出誤差を補償することができる。
【００１９】
電圧比較回路１３０は、差動増幅回路などで構成され、ノードＮ１の電位Ｖｎ１と基準電圧Ｖｒｅｆとを比較して、電位差に応じた信号をＰＷＭ制御回路１１０へ出力する。ＰＷＭ制御回路１１０は、この電圧比較回路１３０の出力に基づいて抵抗Ｒ１に流れる電流が少ない時はパワーＭＯＳＦＥＴＱ１に流す電流を増やすようにそのゲート制御パルスＣＰの幅を広げ、抵抗Ｒ１に流れる電流が多い時はパワーＭＯＳＦＥＴＱ１に流す電流を減らすようにそのゲート制御パルスＣＰの幅を狭めるように動作する。
【００２０】
上記のように本実施例の電源制御用半導体集積回路によれば、パワーＭＯＳＦＥＴＱ１と直列に接続される抵抗がなく、代わりに電流検出用ＭＯＳＦＥＴＱ２と直列に接続された抵抗Ｒ１が設けられるが、Ｑ２の電流は小さく、また抵抗Ｒ１として高抵抗値のものを使用することができるため、該抵抗における電力損失を減少させることができる。また、電流検出用抵抗Ｒ１として、拡散抵抗やポリシリコン抵抗からなる製造バラツキや温度変動による変化の小さな抵抗を使用することができ、これにより電流検出用抵抗としてアルミなどの配線抵抗を用いる場合に比べて精度の高い電流制御が行なえるようになる。
【００２１】
さらに、電流検出用抵抗Ｒ１として高抵抗値のものを使用することができるため、該抵抗Ｒ１に接続される電源ラインのインピーダンスの影響を受けにくくなり、これにより配線のレイアウト設計が容易になるとともに、抵抗Ｒ１として配線抵抗に比べてサイズの小さな拡散抵抗やポリシリコン抵抗からなる抵抗を用いることで、占有面積を少なくしひいてはチップサイズを小さくすることができるようになる。
【００２２】
また、本実施例では、電流検出用抵抗Ｒ１で変換された電圧と、抵抗Ｒ２と定電流源ＣＳとからなる基準電圧生成回路１２０で生成された基準電圧Ｖｒｅｆとを電圧比較回路１３０で比較する構成であるため、抵抗Ｒ１の抵抗値が製造バラツキでずれたり温度変動で変化すると、抵抗Ｒ２の抵抗値も同じようにずれたり変化したりする。そのため、差動増幅回路からなる電圧比較回路１３０への入力電位差は、製造バラツキや温度変動の影響を受けなくなり、精度の高い電流制御が行なえる。
【００２３】
図２は本発明に係る電源制御用半導体集積回路とそれを用いた降圧型スイッチング・レギュレータの第２実施例を示す。
この第２実施例は、電流検出用抵抗Ｒ１を電流検出用ＭＯＳＦＥＴＱ２のソース端子と接地点との間に設けたものである。また、基準電圧生成回路１２０は、抵抗Ｒ２と定電流源ＣＳの関係が図１の第１実施例と逆、つまり接地点側に抵抗Ｒ２が設けられている。それ以外は、図１の第１実施例と同じである。第１実施例と第２実施例から分かるように、本発明に従うと、電流検出用ＭＯＳＦＥＴＱ２のドレイン端子またはソース端子のいずれの側にも電流検出用抵抗Ｒ１を接続することができ、設計の自由度が高くなる。
【００２４】
図３は本発明に係る電源制御用半導体集積回路の第３実施例を示す。
この第３実施例は、互いに抵抗値とゲート幅が異なる電流検出用抵抗と電流検出用ＭＯＳＦＥＴの組を複数（ｎ個）を設けるとともに、パワーＭＯＳＦＥＴＱ１のゲート制御パルスＣＰを選択的に電流検出用ＭＯＳＦＥＴＱ２１〜Ｑ２ｎのゲートに供給可能にする第１のセレクタ１４１と、電流検出用抵抗Ｒ１１〜Ｒ１ｎで変換された電圧を選択的に電圧比較回路１３０へ供給する第２のセレクタ１４２とを設けたものである。
【００２５】
この実施例においては、外付けのコイルＬ１やそれに流す電流すなわちレギュレータで発生する電圧Ｖｏｕｔのレベルに応じて、最適な電流検出用抵抗と電流検出用ＭＯＳＦＥＴの組を選択することができるという利点がある。ここで、セレクタ１４１，１４２で選択する電流検出用抵抗と電流検出用ＭＯＳＦＥＴの組を決定する基準としては、制御精度を優先して決定するか効率を優先して決定するかがあり、実現したいスイッチング・レギュレータの用とに応じて選択すればよい。
【００２６】
セレクタ１４１はスイッチＳＷ１０〜ＳＷ１３からなり、セレクタ１４１，１４２はスイッチＳＷ２１〜ＳＷ２３からなる。セレクタ１４１のスイッチＳＷ１０は必ずオン状態にされる一方、ＳＷ１１〜ＳＷ１３とＳＷ２１〜ＳＷ２３はそれぞれいずれか一つがオン状態にされる。セレクタ１４１においてスイッチＳＷ１１がオン状態にされると、セレクタ１４２ではスイッチＳＷ２１がオン状態にされる。また、スイッチＳＷ１２がオン状態にされるとスイッチＳＷ２２がオン状態にされ、スイッチＳＷ１３がオン状態にされるとスイッチＳＷ２３がオン状態にされる。
【００２７】
この実施例において、パワーＭＯＳＦＥＴＱ１のゲート入力側にスイッチＳＷ０が設けられているのは、ゲート制御パルスＣＰの入力条件を、パワーＭＯＳＦＥＴＱ１と電流検出用ＭＯＳＦＥＴＱ２１〜Ｑ２ｎとで同じにするためである。これにより、スイッチＳＷ１０を設けない場合よりも精度の高い制御が可能になる。スイッチＳＷ１０を省略したり、スイッチＳＷ１０〜ＳＷ１３をすべて省略することも可能である。ただし、スイッチＳＷ１０〜ＳＷ１３をすべて省略すると、Ｑ２１〜Ｑ２ｎのすべてに電流が流れ消費電力が多くなるというデメリットがある。
【００２８】
セレクタ１４１，１４２を構成する各スイッチＳＷ１０〜ＳＷ１３とＳＷ２１〜ＳＷ２３をオン／オフ制御する信号Ｓ１，Ｓ２は、ＰＷＭ制御回路１１０あるいは他の制御信号生成回路から与えるように構成することができる。また、制御回路がどのような制御信号Ｓ１，Ｓ２を生成するかをチップ外部から設定できるようにするため、モード設定用外部端子を設けるようにしても良い。また、スイッチＳＷ１０〜ＳＷ１３とＳＷ２１〜ＳＷ２３それ自身をフューズのようなプログラム可能な素子により構成することによって、モード設定用外部端子を設けなくても良いようにすることができる。
【００２９】
さらに、ｎ個の電流検出用抵抗Ｒ１１〜Ｒ１ｎの抵抗値と電流検出用ＭＯＳＦＥＴＱ２１〜Ｑ２ｎの素子サイズを同一にしておいて、セレクタ１４１によりゲート制御パルスＣＰが印加される電流検出用ＭＯＳＦＥＴの数を切り替えるように構成しても良い。
【００３０】
図４および図５には、本発明に係る電源制御用半導体集積回路を利用したスイッチング・レギュレータの他の構成例が示されている。このうち、図４は負電圧発生用スイッチング・レギュレータ、図５は昇圧型のスイッチング・レギュレータを示す。電源制御用半導体集積回路は、図１〜図３に示されているものと同一の構成であるので、内部構成は簡略化して示してある。
【００３１】
図１〜図５に示されているように、本発明は、降圧型はもちろん昇圧型や負電圧発生用スイッチング・レギュレータを構成する電源制御用半導体集積回路にも適用することができる。図４および図５において、電流検出用ＭＯＳＦＥＴＱ２と直列の電流検出用抵抗Ｒ１が接続される端子（ドレイン端子，ソース端子）は逆であっても良い。
【００３２】
図６及び図７は、本発明に係る電源制御用半導体集積回路を利用したスイッチング・レギュレータで、スロープ補償を実施する構成例が示されている。図４の負電圧発生用スイッチング・レギュレータ及び図５の昇圧型のスイッチング・レギュレータに、スロープ補償用電流源ＣＳ０を設けて、スイッチング・レギュレータの安定性を向上させた実施例を示してある。
【００３３】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例においては、コイルに流れる電流をスイッチングするパワートランジスタが１つだけ設けられている電源制御用半導体集積回路に適用したものを説明したが、コイルに流れる電流をスイッチングするパワートランジスタを２個設けて同期制御を行なう同期制御用半導体集積回路にも適用することが可能である。また、実施例では、コイルの電流をスイッチングするトランジスタをＭＯＳＦＥＴで構成したものを示したが、バイポーラ・トランジスタで構成することも可能である。
【００３４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、スイッチング・レギュレータの電流検出用抵抗における電力損失を減少させることができるとともに、電流検出用抵抗として拡散抵抗やポリシリコン抵抗からなる製造バラツキや温度変動による変化の小さな抵抗を使用することができ、これにより精度の高い電流制御が行なえるようになる。
【００３５】
また、本発明に従うと、スイッチング・レギュレータの電流検出用抵抗に接続される電源ラインのインピーダンスの影響を受けにくくなり、これによりレイアウト設計が容易になるとともに、電流検出用抵抗としてアルミなどの配線抵抗に比べてサイズの小さな拡散抵抗やポリシリコン抵抗からなる抵抗を用いることで、電源制御用半導体集積回路のチップサイズを小さくすることができるようになる。
【図面の簡単な説明】
【図１】本発明に係る電源制御用半導体集積回路とそれを用いた降圧型スイッチング・レギュレータの一実施例を示す回路構成図である。
【図２】本発明に係る電源制御用半導体集積回路とそれを用いた降圧型スイッチング・レギュレータの他の実施例を示す回路構成図である。
【図３】本発明に係る電源制御用半導体集積回路の他の実施例を示す回路構成図である。
【図４】本発明に係る電源制御用半導体集積回路とそれを用いた負電圧発生用スイッチング・レギュレータの他の実施例を示す回路構成図である。
【図５】本発明に係る電源制御用半導体集積回路とそれを用いた昇圧型スイッチング・レギュレータの一実施例を示す回路構成図である。
【図６】本発明に係る電源制御用半導体集積回路とそれを用いた負電圧発生用スイッチング・レギュレータにスロープ補償を実現させる実施例を示す回路構成図である。
【図７】本発明に係る電源制御用半導体集積回路とそれを用いた昇圧型スイッチング・レギュレータにスロープ補償を実現させる実施例を示す回路構成図である。
【符号の説明】
１００電源制御用半導体集積回路
１１０ＰＷＭ制御回路
１２０基準電圧生成回路
１３０電圧比較回路
Ｑ１パワートランジスタ（スイッチ・トランジスタ）
Ｑ２電流検出用トランジスタ
Ｒ１電流検出用抵抗
Ｌ１インダクタ（コイル）
Ｄ１整流用ダイオード
Ｃ１平滑容量

Claims

インダクタに流す電流のスイッチングを行なうスイッチ・トランジスタと、該スイッチ・トランジスタを制御する制御回路とを内蔵した電源制御用半導体集積回路であって、
前記スイッチ・トランジスタと並列に設けられ該スイッチ・トランジスタに流れる電流を比例縮小した電流を流す電流検出用トランジスタと、該電流検出用トランジスタと直列に接続され該電流検出用トランジスタに流れる電流を電圧に変換する電流−電圧変換手段とを備えていることを特徴とする電源制御用半導体集積回路。
前記スイッチ・トランジスタおよび電流検出用トランジスタは電界効果型トランジスタからなり、前記電流検出用トランジスタはそのゲート幅が前記スイッチ・トランジスタのゲート幅よりも小さく形成され、前記電流検出用トランジスタのゲート端子には前記スイッチ・トランジスタのゲート制御信号と同一の制御信号が印加されていることを特徴とする請求項１に記載の電源制御用半導体集積回路。
前記スイッチ・トランジスタと並列に複数の電流検出用トランジスタが設けられ、各電流検出用トランジスタと直列にそれぞれ電流−電圧変換手段が接続され、前記複数の電流検出用トランジスタのいずれかに前記制御信号が選択的に供給されることにより、前記スイッチ・トランジスタに流れる電流と前記電流検出用トランジスタに流れる電流の比が変更可能に構成されていることを特徴とする請求項２に記載の電源制御用半導体集積回路。
前記電流−電圧変換手段は、配線を構成するメタル層からなる配線抵抗以外の抵抗素子であることを特徴とする請求項１〜３のいずれかに記載の電源制御用半導体集積回路。
前記電流−電圧変換手段により変換された電圧と基準となる電圧とを比較し電位差に応じた信号を出力する電圧比較回路を備え、前記制御回路は前記比較回路の出力に基づいて前記スイッチ・トランジスタのオン・オフ制御信号のパルス幅を制御することを特徴とする請求項請求項１〜４のいずれかに記載の電源制御用半導体集積回路。