JP4366422B2 - Ｄｃ−ｄｃコンバータ用垂下増幅器回路 - Google Patents

Description

本発明は垂下増幅器に関し、より詳細には比較的低性能な、単純な増幅器素子を使用できる垂下増幅器回路に関する。

いくつかの様式のＤＣ−ＤＣレギュレータでは、出力電圧が負荷電流に比例して降下(或いは「垂下」)するのが望ましい。垂下回路は通常、負荷電流に関係する出力パラメーターを感知して対応する垂下電圧を提供することにより垂下量を制御するように設け構成される。垂下量は、ＤＣ−ＤＣレギュレータから電力を受信する負荷の製造業者によって規定され得る。マイクロプロセッサーの製造業者は通常、低負荷或いは負荷なしの状態と全負荷の状態との間の様々な負荷レベルに対して電圧源レベルを規定する。例えば、電圧源は、マイクロプロセッサーが所定の高負荷レベルに達するとき、所定の電圧レベルに減少（して、普通中間の比例量だけ垂下）するように規定される。

従来の垂下増幅器回路は、いくつかの欠点を有する演算増幅器などを含んだ。この増幅器は、高速電流出力(di/dt)及び高速出力電圧応答(dv/dt)を生成できる高速素子である必要があった。多相ＤＣ−ＤＣコンバータの各位相ノードでは、対応する抵抗器を通って垂下増幅器の反転入力へ反射される大きくかつ高速な電圧遷移が生じる。各位相ノードのすべてのそのような遷移に応じて、垂下増幅器の出力によりフィードバックキャパシタを通る大量の電流を非常に迅速に送出してフィードバックを維持するようにしなければならなかった。よって、増幅器はその出力で非常に高いdi/dtを送出することができなければならなかった。また、出力電圧は負荷状態に応じて高速電圧遷移を示す。例えば、出力電圧は負荷電流レベルの大きくかつ突然の増加に応じてほとんど瞬間的に降下する。従来の垂下増幅器の出力は、そのような出力電圧遷移にできるだけ迅速に応答しなければならなかった。よって、増幅器の出力により高速電圧遷移(dv/dt)を生成して垂下電圧を維持するようにしなければならなかった。

垂下増幅器の要件を著しく緩和する垂下増幅器回路を提供することが望ましい。

本発明の実施の形態による垂下増幅器回路はＤＣ−ＤＣレギュレータ用に提供される。ここで、垂下増幅器回路は増幅器、少なくとも１つの第１の抵抗素子、第２の抵抗素子、３の抵抗素子、及び第１の容量素子を含む。ＤＣ−ＤＣレギュレータは、対応する位相ノードと出力との間に結合された少なくとも１つの出力誘導子を含む。各第１の抵抗素子は、対応する出力誘導子と増幅器の非反転入力との間の結合用である。第１の容量素子は、ＤＣ−ＤＣレギュレータ出力と増幅器の出力との間の結合用である。第２の抵抗素子は、ＤＣ−ＤＣレギュレータ出力と増幅器の反転入力との間の結合用である。第３の抵抗素子は、増幅器の反転入力と出力との間に結合される。

例示した垂下増幅器回路は、増幅器の緩和された要件を可能にする。増幅器は低電力増幅器でよい。それはその出力で比較的低いdi/dt及びdv/dt応答を示し得る。それは高周波数で高出力インピーダンスを有するトランスコンダクタンス増幅器でよい。一般に、比較的小さく、単純かつ低性能な増幅器は所望の結果を達成するのに十分である。回路面積及び電力はこのように減少される。増幅器の低入力オフセット電圧は、従来の垂下増幅器回路に必要な増幅器と比較して、より容易に達成される。

一実施の形態では、第１の抵抗素子の各々は、ＤＣ−ＤＣコンバータの対応する位相ノードへの結合用である。この場合、第２の容量素子は、ＤＣ−ＤＣレギュレータ出力と増幅器の非反転入力との間の結合用に設けられる。第４の抵抗素子は第２の容量素子と並列に結合し得る。

他の実施の形態では、ＤＣ−ＤＣレギュレータは、各出力誘導子とＤＣ−ＤＣレギュレータ出力の間に結合された電流センス抵抗器を含む。この場合、各第１の抵抗素子は、対応する電流センスノードへの結合用である。また、第４の抵抗素子は、ＤＣ−ＤＣレギュレータ出力と増幅器の非反転入力との結合用に設けられる。

本発明の実施の形態による多相ＤＣ−ＤＣコンバータは、多数のスイッチング回路、制御ロジック及び垂下回路を含む。各スイッチング回路は、入力電圧を、対応するPWM信号に基づいて対応する位相ノードを介して対応する出力誘導子に通すように切り替えて出力ノードで出力電圧を発生する。制御ロジックは、出力電圧及び垂下電圧をモニターしてPWM信号を発生する。垂下回路は、出力ノードに対する垂下電圧を発生する増幅器、多数の第１の抵抗器、第２及び第３の抵抗器及び第１のキャパシタを含む。各第１の抵抗器は、対応する出力誘導子と増幅器の非反転入力との間に結合される。第１のキャパシタは、出力ノードと増幅器の出力との間に結合される。第２の抵抗器は、出力ノードと増幅器の反転入力との間に結合される。第３の抵抗器は、増幅器の反転入力と出力の間に結合される。

一実施の形態では、第１の抵抗器の各々は対応する位相ノードに結合し得る。この場合、第２のキャパシタは、出力ノードと増幅器の非反転入力との間に結合される。第４の抵抗器は第２のキャパシタと並列に含まれて結合され得る。

代替実施の形態では、多相ＤＣ−ＤＣコンバータは、各々が対応する出力誘導子と出力ノードとの間に結合された多数の電流センス抵抗器を含む。この場合、各第１の抵抗器は、位相ノードにではなく対応する電流センスノードに結合し得る。再び、第４の抵抗器は、出力ノードと増幅器の非反転入力との間に設けられ結合され得る。

出力電圧垂下要件を有する負荷は、出力ノードに結合し得る。特定の構成では、負荷はマイクロプロセッサーである。

以下の記述は、当業者が本発明を特定用途とその要件との関係内で提供されるように作って使用できるように提示される。しかしながら、好ましい実施の形態に対する様々な修正が当業者には明白であろう。ここに定義された一般的な原理は、他の実施の形態に適用し得る。したがって、本発明は、ここに示し記述した特定の実施の形態に限定されることなく、ここに開示した原理と新規の特徴とに一貫した最も広い範囲を与えられるべきである。

図１は、本発明の実施の形態に従って実行される多相降圧モードパルス幅変調(PWM)ＤＣ−ＤＣレギュレータ１００の単純化された概略ブロック図である。レギュレータ１００は、N個のPWM信号PWM１, PWM２, . . . , PWMNを、レギュレータ１００用のN個のチャネルを形成するそれぞれのN個のゲートドライバーGD１, GD２, . . . , GDNに提供するPWMコントローラー或いは制御ロジック１０１を含む。Nは１よい大きい任意の正の整数である。第１のチャネルでは、PWM１信号は、一対の電子電力スイッチング素子或いはスイッチQ１１及びQ１２のターンオン及びターンオフを制御する第１のゲートドライバーGD１に提供される。特に、ゲートドライバーGD１は、上部(或いは高側)スイッチQ１１の制御端末(例えばゲート)に提供される上部ゲートスイッチング信号UG１を発生すると共に、低部(或いは低側)スイッチQ１２の制御端末に提供される低部ゲートスイッチング信号LG１を発生する。

図示した特定の構成では、スイッチQ１１及びQ１２を、一対の電源レール(例えばVIN及び接地(GND))間に直列に結合されたドレインソース電流路を有するNチャネル金属酸化物半導体電界効果トランジスター(MOSFET)として図示する。他のタイプの電子スイッチング素子が考えられる。スイッチQ１１のドレインはVINに結合され、そのソースは位相ノードPH１でスイッチQ１２のソースに結合される。Q１２のソースはGNDに結合される。位相ノードPH１は出力誘導子L１の一端に結合され、出力誘導子L１の他端は出力信号VOUTを発生する共通の出力ノードVOUTに結合される。ノード及びノードで発生する信号は、別に示さない限り、ここでは同じ名前で呼ぶ。

レギュレータ１００の残りのチャネル２〜Nは、第１のチャネルと略同様に構成される。PWM２(或いはPWMN)信号は、ゲートドライバーGD２(或いはGDN)に提供され、ゲートドライバーGD２(或いはGDN)は、信号UG２及びLG２(或いはUGN及びLGN)を提供して、位相ノードPH２(或いはPHN)で一緒に結合されたスイッチQ２１及びQ２２(或いはQN１及びQN２)を駆動する。位相ノードPH２(或いはPHN)は、出力誘導子L２(或いはLN)を介してVOUTに結合される。VOUTノードは、負荷貯蔵キャパシタ１０５と負荷１０７とに結合される。負荷貯蔵キャパシタ１０５と負荷１０７は両方とも電源レール(例えばGND)に接続される。負荷１０７は、マイクロプロセッサー(μP)などのような任意のタイプの回路或いはロジックである。VOUT信号は、制御回路１０１と垂下回路１０９とにフィードバックされる。垂下回路１０９は垂下電圧VDROOPを発生し、垂下電圧VDROOPは制御ロジック１０１にフィードバックされる。レギュレータ１００の多数の位相或いはチャネルは、並列に結合されVOUT信号を発生する。各チャネルのスイッチは、択一的に作動されVOUTを発生する。各位相ノードPH１〜PHNは大きくかつ高速な遷移を示す。多相レギュレータ１００では、各チャネルは別個の位相ノード及び出力誘導子を含む。

ＤＣ−ＤＣのレギュレータ１００を含むいくつかの様式のＤＣ−ＤＣレギュレータでは、出力電圧VOUTが負荷電流に比例して降下(或いは「垂下」)するのが望ましい。
垂下回路１０９は、負荷電流に関係する出力パラメーターを感知して、VOUTの垂下量を制御するように構成される。この場合、垂下回路１００は、CSN信号としてまとめて示した、各チャネルの電流センス(CS)ノードに結合され、負荷状態に応じた出力電圧VOUTの「垂下」或いは減少の量を制御するようにVDROOPを発生する。いくつかの実施の形態では、以下に更に述べるように、特定の構成に依存して他のセンス場所が考えられるが、CSN信号はPH１〜PHN信号となる。垂下量は、レギュレータ１００から電力を受信する１つ以上の負荷部品の製造業者によって規定され得る。例として、レギュレータ１００は、所定の電圧レベル、例えば１ボルト(V)でVOUT信号を発生して、負荷なし或いは低い負荷の状態下、例えば１０アンペア(A)以下の引出電流でマイクロプロセッサーに電源電圧を提供する。VOUT信号は、マイクロプロセッサーが所定の高負荷レベルに達するとき、所定の電圧レベルに減少 (して普通中間の比例量だけ垂下)するべくマイクロプロセッサーの製造業者によって規定される。例として、VOUTは、マイクロプロセッサーが５０Aの高負荷電流レベルを引出すとき、０.９Vに降下するように規定され得る。垂下回路１０９は、様々な負荷状態下で所定の垂下量を制御するように意図される。

図２は、従来技術に基づいて実行された従来の垂下増幅器回路２００の概略図である。図示した従来の垂下増幅器回路２００は、N個の位相ノードPH１〜PHNを有するNチャネルの場合に対して実行され、そうでなければ従来の垂下方法を実行すべく垂下回路１０９として使用されるだろう。位相ノードPH１〜PHNは、対応する抵抗器R１, R２, . . . , RNをそれぞれ介して増幅器Ａ１の反転入力に結合される。増幅器Ａ１は通常、演算増幅器などである。フィードバックキャパシタCは増幅器Ａ１の反転入力と出力との間に結合され、VOUTは増幅器Ａ１の非反転入力に結合される。この単純化された例では、増幅器Ａ１の出力によりVDROOP信号の正極(+)を提供し、VOUTによりVDROOPの負極(−)を提供する。

従来の垂下増幅器回路２００は、特に増幅器Ａ１に関係した、いくつかの欠点を有する。増幅器Ａ１は、高速電流出力(di/dt)及び高速出力電圧応答(dv/dt)を生成することができる高速素子でなければならない。位相ノードPH１〜PHNの各々は、対応する抵抗器R１〜RNを介して増幅器Ａ１の反転入力へ反射される大きくかつ高速の電圧遷移を有する。位相ノードのすべてのそのような遷移に応じて、増幅器Ａ１の出力により、フィードバックキャパシタCを通る大量の電流を非常に迅速に送出してフィードバックを維持するようにしなければならない。よって、増幅器Ａ１は、その出力で非常に高いdi/dtを送出することができなければならない。また、VOUTは負荷状態に応じて高速電圧遷移を示す。例えば、VOUTは、負荷の電力消費量の大きくかつ突然の増加に応じて、例えば負荷電流レベルの付随する即時のステップに１Vから０.９Vへほとんど瞬間的に降下する。増幅器Ａ１の出力は、VOUT遷移にできるだけ迅速に応答しなければならない。よって、増幅器Ａ１の出力により高速電圧遷移(dv/dt)を生成してフィードバックを維持する、例えばVDROOPを略同一レベルに維持するようにしなければならない。

図３は、本発明の例示する実施の形態に従って実行された垂下増幅器回路３００の概略図である。１つの例示する実施の形態では、垂下増幅器回路３００は垂下回路１０９として使用される。この場合、位相ノードPH１〜PHNは、対応する抵抗器R１, R２, . . . , RNをそれぞれ介して増幅器A２の非反転入力に結合される。増幅器A２は通常、高周波数で高出力インピーダンスを有するトランスコンダクタンス増幅器などである。VOUTは、抵抗器RAを介して増幅器A２の反転入力に結合される。或いは、以下に更に述べるように、ノードVOUT´が出力ノードへの結合用に使用される。キャパシタCAは、増幅器A２の非反転入力とVOUTとの間に結合される。フィードバック抵抗器RBは、増幅器A２の反転入力と出力との間に結合される。キャパシタCBは、VOUTと増幅器A２の出力との間に結合される。増幅器A２の出力によりVDROOP信号の正極(+)を提供し、VOUTによりVDROOPの負極(−)を提供する。

位相ノードPH１〜PHNの大きく高速な遷移は、増幅器A２の非反転入力での入力抵抗器R１〜RNとキャパシタCAとの結合によって減速される。よって、増幅器A２は、di/dt要件が大幅に減少されるように高速電流遷移で応答する必要はない。増幅器A２は、高周波数で高出力インピーダンスを有する。キャパシタCBは、増幅器A２の出力にVOUTの高速エッジを結合するので、増幅器A２はその出力で高速電圧遷移を生成する必要はない。よって、増幅器A２の出力でのdv/dt要件が大幅に減少される。このように、垂下増幅器回路３００は高速増幅器を必要としないので、比較的小さく、単純で低性能な増幅器は所望の結果を達成するのに十分である。回路面積及び電力はよって減少される。増幅器A２の低入力オフセット電圧は、従来の垂下増幅器回路１００の増幅器A１に比較して、より容易に達成される。

図４は、本発明の他の例示する実施の形態に従って実行された垂下増幅器回路４００の概略図である。垂下増幅器回路４００も垂下回路１０９として使用され得る。垂下増幅器回路４００は垂下増幅器回路３００にほぼ似ており、同様の部品は同一参照番号で表す。追加の抵抗器RCが、VOUT(或いはVOUT´)と増幅器A２の非反転入力との間に結合される。

図５は、本発明の他の例示する実施の形態に従って実行された垂下増幅器回路５００の概略図である。垂下増幅器回路５００も垂下回路１０９として使用され得る。垂下増幅器回路５００は垂下増幅器回路３００にほぼ似ており、同様の部品は同一参照番号で表す。キャパシタCAは除去される。この場合、レギュレータ１００は、図示するようなそれぞれの出力誘導子L１〜LNとVOUTとの間に結合された追加のセンス抵抗器RS１〜RSNを含む。センス抵抗器RS１〜RSNは、非常に小さな値、例えば１０ミリオーム(mΩ)程度の抵抗器である。抵抗器R１〜RNは、出力誘導子L１〜LNと対応するセンス抵抗器RS１〜RSNとの間の接合に結合される。この接合はCSNノード或いは信号を形成する。抵抗器R１〜RNは、比較的高い値、例えば１０キロオーム(kΩ)程度の抵抗器である。垂下増幅器回路５００は、誘導子L１〜LNを通る負荷電流を感知するためにセンス抵抗器RS１〜RSNを含めるいくつかの製造業者に好適である。これにより、抵抗器R１〜RNを出力誘導子とセンス抵抗器との間の中間の接合に結合できる。VOUT(或いはVOUT´)信号の遷移は位相ノード遷移より著しく小さいので、キャパシタCAを省略し得るが、キャパシタCBは増幅器A２の出力で設けられたままである。

図６は、垂下増幅器３００と４００とを、代替VOUT´ノードを形成する出力ノードに抵抗的に結合する代替実施の形態を示す概略図である。出力誘導子L１〜LNは各々、対応するノード６０１と６０３との間に結合して示す。各対は、それぞれの出力誘導子が下のプリント回路基板(PCB)に半田付けされる物理的な位置或いは点を表す。各ノード６０１は位相ノードPH１〜PHNのそれぞれの１つに結合され、ノード６０３はVOUTにまとめて結合される。前述したように、位相ノードPH１〜PHNは、それぞれの抵抗器R１〜RNを介して増幅器A２の非反転入力に結合される。図示するように、抵抗器R１〜RNは各々、対応する出力誘導子に結合するノード６０１の対応する１つに結合される。各位相ノードとその対応する出力誘導子との間を流れる電流は比較的高い、例えば数十アンペア程度であるので、対応する出力誘導子がPCBに半田付けされる特定の位置への抵抗器R１〜RNの接続によりエラーが減少される。抵抗器R１〜RNは、前述したように、比較的高い値、例えば１０キロオーム(kΩ)程度の抵抗器である。

抵抗器RV１〜RVNの他のセットは各々、その一端が出力誘導子L１〜LNの対応する１つの対応するノード６０３に結合され、他端がVOUT´ノードを形成すべく結合される。この代替実施の形態では、VOUT´ノードは、キャパシタCAと抵抗器RAとの間の接合に代わりに結合されて、VOUTではなくVDROOPの負の電圧基準を形成する。抵抗器RV１〜RVNは、出力誘導子L１〜LNと負荷１０７との間のPCBトレース抵抗によって発生するVDROOPの如何なるエラーをも減少或いは除去する。抵抗器RV１〜RVNは、より大きな抵抗器R１〜RNに比較して、比較的小さな値、例えば１０Ω程度の抵抗器である。

図７は、垂下増幅器５００を、代替VOUT´ノードを形成する出力ノードに抵抗的に結合する代替実施の形態を示す概略図である。この場合、センス抵抗器RS１〜RSNは各々、多数のノード７０１の対応する１つに結合される。各ノード７０１は、それぞれのセンス抵抗器が下のPCBに半田付けされる物理的な位置或いは点を表す。抵抗器RV１〜RVNの各々は、その一端がノード７０１のそれぞれの１つにあるセンス抵抗器RS１〜RSNの対応する１つに結合されると共に、他端が代替VOUT´ノードを形成する。VOUT´ノードは、代わりに抵抗器RAに結合され、VOUTではなくVDROOPの負の電圧基準を形成する。抵抗器RV１〜RVNは、センス抵抗器と負荷１０７との間のPCBトレース抵抗によって発生するVDROOPの如何なるエラーをも減少或いは除去する。前述したように、センス抵抗器RS１〜RSNは一層小さい、例えば１０mΩ程度であるが、抵抗器RV１〜RVNは再び比較的小さな値、例えば１０Ω程度の抵抗器である。

本発明をそのある好ましいバージョンについてかなり詳細に記述したが、他のバージョン及び変更は可能でありかつ考えられる。例えば、本発明を多相ＤＣ−ＤＣレギュレータに対して図示したが、それはまた単一位相ＤＣ−ＤＣレギュレータを含む他のタイプのレギュレータに適用され得る。当業者は、請求の範囲によって定義したような発明の精神及び範囲から逸脱せずに本発明の同一目的を提供するように他の構造を設計或いは修正する基礎として開示概念及び特定の実施の形態を容易に使用できることを理解するべきである。

図１は、本発明の実施の形態に基づいて実施された多相降圧モードパルス幅変調(PWM)ＤＣ−ＤＣレギュレータ１００の単純化した概略ブロック図である。 図２は、従来技術に基づいて実施された従来の垂下増幅器回路の概略図である。 図３は、図１の垂下回路として使用され得る、本発明の例示した実施の形態に基づいて実施された垂下増幅器回路の概略図である。 図４は、図１の垂下回路としてまた使用され得る、本発明の他の例示した実施の形態に基づいて実施された垂下増幅器回路の概略図である。 図５は、図１の垂下回路としてまた使用され得る、本発明の他の例示した実施の形態に基づいて実施された垂下増幅器回路の概略図である。 図６は、図３及び図４の垂下増幅器を出力ノードに抵抗的に結合する代替実施の形態を示す概略図である。 図７は、図５の垂下増幅器を出力ノードに抵抗的に結合する代替実施の形態を示す概略図である。

Claims (20)

1. 少なくとも１つの位相ノードの対応する１つと出力との間に結合された少なくとも１つの出力誘導子を備えたＤＣ−ＤＣレギュレータ用垂下増幅器回路であって、
   反転入力、非反転入力及び出力を有する増幅器、
   各々が対応する出力誘導子と前記増幅器の前記非反転入力との間を結合する少なくとも１つの第１の抵抗素子、
   ＤＣ−ＤＣレギュレータ出力と前記増幅器の前記出力との間を結合する第１の容量素子
   前記ＤＣ−ＤＣレギュレータ出力と前記増幅器の前記反転入力との間を結合する第２の抵抗素子、及び
   前記増幅器の前記反転入力と前記出力との間に結合された第３の抵抗素子を含むことを特徴とする垂下増幅器回路。
2. 前記少なくとも１つの第１の抵抗素子の各々が前記ＤＣ−ＤＣレギュレータの対応する位相ノードに結合され、前記ＤＣ−ＤＣレギュレータ出力と前記増幅器の前記非反転入力との間に結合された第２の容量素子を更に含むことを特徴とする請求項１記載の垂下増幅器回路。
3. 前記第２の容量素子と並列に結合された第４の抵抗素子を更に含むことを特徴とする請求項２記載の垂下増幅器回路。
4. 各々が前記少なくとも１つの出力誘導子の対応する１つの出力端子に結合された第１の端と、前記ＤＣ−ＤＣレギュレータ出力の代わりに前記第１及び第２の容量素子と前記第２の抵抗素子とに結合される代替出力ノードを形成する第２の端とを有する少なくとも１つの第４の抵抗素子を更に含むことを特徴とする請求項２記載の垂下増幅器回路。
5. 前記ＤＣ−ＤＣレギュレータが対応する出力誘導子と前記ＤＣ−ＤＣレギュレータ出力との間に結合された少なくとも１つの電流センス抵抗器を含み、前記少なくとも１つの第１の抵抗素子の各々が対応する電流センスノードに結合されることを特徴とする請求項１記載の垂下増幅器回路。
6. 前記ＤＣ−ＤＣレギュレータ出力と前記増幅器の前記非反転入力との間に結合された第４の抵抗素子を更に含むことを特徴とする請求項５記載の垂下増幅器回路。
7. 各々が前記少なくとも１つの電流センス抵抗器の対応する１つの出力端子に結合された第１の端と、前記ＤＣ−ＤＣレギュレータ出力の代わりに前記第１の容量素子と前記第２の抵抗素子とに結合される代替出力ノードを形成する第２の端とを有する少なくとも１つの第４の抵抗素子を更に含むことを特徴とする請求項５記載の垂下増幅器回路。
8. 前記増幅器は、電力増幅器を含むことを特徴とする請求項１記載の垂下増幅器回路。
9. 前記増幅器は、減少したdi/dt及びdv/dt応答を示すことを特徴とする請求項１記載の垂下増幅器回路。
10. 前記増幅器は、高周波数で高出力インピーダンスを有するトランスコンダクタンス増幅器を含むことを特徴とする請求項１記載の垂下増幅器回路。
11. 各々が入力電圧を、複数のパルス幅変調(PWM)信号の対応する１つに基づいて複数の位相ノードの対応する１つを介して複数の出力誘導子の対応する１つに通すように切り替えて出力ノードで出力電圧を発生する複数のスイッチング回路、
    前記出力電圧と垂下電圧とをモニターして前記複数のPWM信号を発生する制御ロジック、及び
    前記垂下電圧を提供する垂下回路であって、
    反転入力、非反転入力、及び前記出力ノードに対する前記垂下電圧を発生する出力を有する増幅器、
    各々が対応する出力誘導子と前記増幅器の前記非反転入力との間に結合された複数の第１の抵抗器、
    前記出力ノードと前記増幅器の前記出力との間に結合された第１のキャパシタ、
    前記出力ノードと前記増幅器の前記反転入力との間に結合された第２の抵抗素子、及び
    前記増幅器の前記反転入力と前記出力との間に結合された第３の抵抗素子を含む前記垂下回路を含むことを特徴とする多相ＤＣ−ＤＣコンバータ。
12. 前記複数の第１の抵抗器の各々が対応する位相ノードに結合され、前記出力ノードと前記増幅器の前記非反転入力との間に結合された第２のキャパシタを更に含むことを特徴とする請求項１１記載の多相ＤＣ−ＤＣコンバータ。
13. 前記第２のキャパシタと並列に結合された第４の抵抗器を更に含むことを特徴とする請求項１２記載の多相ＤＣ−ＤＣコンバータ、
14. 各々が前記複数の出力誘導子の対応する１つの出力端子に結合された第１の端と、前記出力ノードの代わりに前記第１及び第２のキャパシタと前記第２の抵抗器とに結合される代替出力ノードを形成する第２の端とを有する複数の第４の抵抗器を更に含むことを特徴とする請求項１２記載の多相ＤＣ−ＤＣコンバータ。
15. 各々が対応する出力誘導子と前記出力ノードとの間に結合された複数の電流センス抵抗器であって、複数の電流センスノードが対応する電流センス抵抗器と対応する出力誘導子との間に各々形成され、前記複数の第１の抵抗器の各々が前記複数の電流センスノードの対応する１つに結合される前記電流センス抵抗器を更に含むことを特徴とする請求項１１記載の多相ＤＣ−ＤＣコンバータ。
16. 前記出力ノードと前記増幅器の前記非反転入力との間に結合された第４の抵抗器を更に含むことを特徴とする請求項１５記載の多相ＤＣ−ＤＣコンバータ。
17. 各々が前記複数の電流センス抵抗器の対応する１つの出力端子に結合された第１の端と、前記出力ノードの代わりに前記第１のキャパシタと前記第２の抵抗器とに結合される代替出力ノードを形成する第２の端とを有する複数の第４の抵抗器を更に含むことを特徴とする請求項１５記載の多相ＤＣ−ＤＣコンバータ。
18. 前記増幅器は、電力増幅器を含むことを特徴とする請求項１１記載の多相ＤＣ−ＤＣコンバータ。
19. 前記増幅器は、減少したdi/dt及びdv/dt応答を示すことを特徴とする請求項１１記載の多相ＤＣ−ＤＣコンバータ。
20. 前記増幅器は、高周波数で高出力インピーダンスを有するトランスコンダクタンス増幅器を含むことを特徴とする請求項１１記載の多相ＤＣ−ＤＣコンバータ。