JPH0815257B2 - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH0815257B2 JPH0815257B2 JP62150491A JP15049187A JPH0815257B2 JP H0815257 B2 JPH0815257 B2 JP H0815257B2 JP 62150491 A JP62150491 A JP 62150491A JP 15049187 A JP15049187 A JP 15049187A JP H0815257 B2 JPH0815257 B2 JP H0815257B2
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- Japan
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- mos transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、レベル変換回路に関し、特にBi-CMOS半導
体集積回路構成とすることによりアナログ入力信号ない
しはEcrレベル入力信号をCMOSレベル信号に効率良く変
換することが可能な回路方式に関する。
体集積回路構成とすることによりアナログ入力信号ない
しはEcrレベル入力信号をCMOSレベル信号に効率良く変
換することが可能な回路方式に関する。
〔従来の技術〕 従来、この種のレベル変換回路としては第３図に示し
た様な例がある。
た様な例がある。
本従来例はバイポーラ・トランジスタにより構成され
る差動増幅回路の出力をCMOSインバータの入力として加
える方式である。
る差動増幅回路の出力をCMOSインバータの入力として加
える方式である。
上述した従来のレベル変換回路は回路構成が簡単であ
り初段をバイポーラ差動増幅回路としたことにより入力
のオフセットを抑えられる反面、バイポーラ差動増幅回
路の出力をCMOSインバータの入力としている為に、初段
のバイポーラ差動増幅回路の出力振幅がCMOSインバータ
の反転動作を行い得るに足る大きさでないと、CMOSイン
バータの確実な反転ができず、出力振幅が不十分とな
り、かつCMOSインバータに貫通電流が流れ無駄な電力の
消費となってしまう、又、バイポーラ差動増幅回路の出
力振幅を大きくする為に消費電力を増加させるが、バイ
ポーラ差動増幅回路の直流動作点の設定の上でバイポー
ラ差動増幅回路の出力振幅には限度が有り次段のCMOSイ
ンバータの確実なる反転動作は困難であるという欠点が
ある。
り初段をバイポーラ差動増幅回路としたことにより入力
のオフセットを抑えられる反面、バイポーラ差動増幅回
路の出力をCMOSインバータの入力としている為に、初段
のバイポーラ差動増幅回路の出力振幅がCMOSインバータ
の反転動作を行い得るに足る大きさでないと、CMOSイン
バータの確実な反転ができず、出力振幅が不十分とな
り、かつCMOSインバータに貫通電流が流れ無駄な電力の
消費となってしまう、又、バイポーラ差動増幅回路の出
力振幅を大きくする為に消費電力を増加させるが、バイ
ポーラ差動増幅回路の直流動作点の設定の上でバイポー
ラ差動増幅回路の出力振幅には限度が有り次段のCMOSイ
ンバータの確実なる反転動作は困難であるという欠点が
ある。
本発明によるレベル変換回路は、差動型式に接続され
ベースが信号入力端子に接続された第１および第２のバ
イポーラトランジスタと、これら第１および第２のバイ
ポーラトランジスタのコレクタにゲートがそれぞれ接続
され差動型式に接続された第１導電型の第１および第２
のMOSトランジスタと、前記第１のMOSトランジスタのド
レインに接続された電流入力端子を有し第２導電型のMO
Sトランジスタで構成された第１のカレントミラー回路
と、前記第２のMOSトランジスタのドレインに接続され
た電流入力端子および信号出力端子に接続された電流出
力端子を有し前記第２導電型のMOSトランジスタで構成
された第２のカレントミラー回路と、前記第１のカレン
トミラー回路の電流出力端子に接続された電流入力端子
および前記第２のカレントミラー回路の電流出力端子に
接続された電流入力端子を有し前記第１導電型のMOSト
ランジスタで構成された第３のカレントミラー回路とを
備え、前記第１および第２のMOSトランジスタは前記第
１および第２のバイポーラトランジスタのコレクタ出力
に応じてスイッチング動作し、かかるスイッチング動作
にともない前記第１又は第２のMOSトランジスタに流れ
る電流により前記信号出力端子にCMOSレベルの信号を得
ている。
ベースが信号入力端子に接続された第１および第２のバ
イポーラトランジスタと、これら第１および第２のバイ
ポーラトランジスタのコレクタにゲートがそれぞれ接続
され差動型式に接続された第１導電型の第１および第２
のMOSトランジスタと、前記第１のMOSトランジスタのド
レインに接続された電流入力端子を有し第２導電型のMO
Sトランジスタで構成された第１のカレントミラー回路
と、前記第２のMOSトランジスタのドレインに接続され
た電流入力端子および信号出力端子に接続された電流出
力端子を有し前記第２導電型のMOSトランジスタで構成
された第２のカレントミラー回路と、前記第１のカレン
トミラー回路の電流出力端子に接続された電流入力端子
および前記第２のカレントミラー回路の電流出力端子に
接続された電流入力端子を有し前記第１導電型のMOSト
ランジスタで構成された第３のカレントミラー回路とを
備え、前記第１および第２のMOSトランジスタは前記第
１および第２のバイポーラトランジスタのコレクタ出力
に応じてスイッチング動作し、かかるスイッチング動作
にともない前記第１又は第２のMOSトランジスタに流れ
る電流により前記信号出力端子にCMOSレベルの信号を得
ている。
第１図は本発明の第１の実施例の回路図である。01は
第１電源端子,02は第２電源端子,I001は入力端子,O001
は出力端子,N001,N002,N003,N004,N005,N006,N007は各
々節点,Z001は１端が第２電源端子02に、他端が節点N00
1に接続された負荷抵抗,Z002は１端が第２電源端子02に
他端が節点N003に接続された負荷抵抗,Q001はコレクタ
が節点N001に、ベースが入力端子I001に、エミッタが節
点N002に接続されたNPN型バイポーラトランジスタ,Q002
はコレクタが節点N003にベースが基準電圧Vrefに、エミ
ッタが節点N002に接続されたNPN型バイポーラトランジ
スタ,C001は節点N002から第１電源端子01にI1の大きさ
の電流を流す電流源,C002は節点N005より第１電源端子0
1にI2の大きさの電流を流す電流源,MP01はソースが第２
電源端子02に、ゲート，ドレインが節点N004に接続され
たＰ型MOSトランジスタ,MP02はソースが第２電源端子02
に、ゲート，ドレインが節点N006に接続されたＰ型MOS
トランジスタ,MN01はソースが節点N005にゲートが節点N
003にドレインが節点N004に接続されたＮ型MOSトランジ
スタ,MN02はソースが節点N005にゲートが節点N001にド
レインが節点N006に接続されたＮ型MOSトランジスタ,MP
11はソースが第２電源端子02に、ゲートが節点N006にド
レインが節点N007に接続されたＰ型MOSトランジスタ,MP
13はソースが第２電源端子02に、ゲートが節点N004に、
ドレインが出力端子O001に接続されたＰ型MOSトランジ
スタ,MN11はソースが第１電源端子01に、ゲート，ドレ
インが節点N007に接続されたＮ型MOSトランジスタ,MN13
はソースが第１電源端子01にゲートが節点N007にドレイ
ンが出力端子O001に接続されたＮ型MOSトランジスタ,Vr
efは、Q002のベースに加えられる基準電圧である。次に
本発実施例の回路動作について述べる。
第１電源端子,02は第２電源端子,I001は入力端子,O001
は出力端子,N001,N002,N003,N004,N005,N006,N007は各
々節点,Z001は１端が第２電源端子02に、他端が節点N00
1に接続された負荷抵抗,Z002は１端が第２電源端子02に
他端が節点N003に接続された負荷抵抗,Q001はコレクタ
が節点N001に、ベースが入力端子I001に、エミッタが節
点N002に接続されたNPN型バイポーラトランジスタ,Q002
はコレクタが節点N003にベースが基準電圧Vrefに、エミ
ッタが節点N002に接続されたNPN型バイポーラトランジ
スタ,C001は節点N002から第１電源端子01にI1の大きさ
の電流を流す電流源,C002は節点N005より第１電源端子0
1にI2の大きさの電流を流す電流源,MP01はソースが第２
電源端子02に、ゲート，ドレインが節点N004に接続され
たＰ型MOSトランジスタ,MP02はソースが第２電源端子02
に、ゲート，ドレインが節点N006に接続されたＰ型MOS
トランジスタ,MN01はソースが節点N005にゲートが節点N
003にドレインが節点N004に接続されたＮ型MOSトランジ
スタ,MN02はソースが節点N005にゲートが節点N001にド
レインが節点N006に接続されたＮ型MOSトランジスタ,MP
11はソースが第２電源端子02に、ゲートが節点N006にド
レインが節点N007に接続されたＰ型MOSトランジスタ,MP
13はソースが第２電源端子02に、ゲートが節点N004に、
ドレインが出力端子O001に接続されたＰ型MOSトランジ
スタ,MN11はソースが第１電源端子01に、ゲート，ドレ
インが節点N007に接続されたＮ型MOSトランジスタ,MN13
はソースが第１電源端子01にゲートが節点N007にドレイ
ンが出力端子O001に接続されたＮ型MOSトランジスタ,Vr
efは、Q002のベースに加えられる基準電圧である。次に
本発実施例の回路動作について述べる。
先づ、I001の入力レベルがVrefより低い状態にある
と、Q001は遮断状態,Q002は導通状態となり、Z001には
電流が流れず、Z002には、I1の大きさの電流が流れる。
と、Q001は遮断状態,Q002は導通状態となり、Z001には
電流が流れず、Z002には、I1の大きさの電流が流れる。
従って節点N001の電位は、第２電源端子02の電位と等
しく、節点N003の電位はZ002に流れるI1の電流により電
圧降下してN001の電位より低くなる。
しく、節点N003の電位はZ002に流れるI1の電流により電
圧降下してN001の電位より低くなる。
ここで節点N001,N003の電位は各々MN01,MN02のゲート
電位であるから、MN01は遮断状態にありMN02は導通状態
となるから、MP01には電流が流れず、MP02にはI2の大き
さの電流が流れる。
電位であるから、MN01は遮断状態にありMN02は導通状態
となるから、MP01には電流が流れず、MP02にはI2の大き
さの電流が流れる。
従ってMP01とカレントミラー回路を構成するMP13は遮
断状態となる。
断状態となる。
一方MP02とカレントミラーを構成するMP11にはMP02に
流れるI2と一定の比率を持つ電流が流れる。更にMP11に
流れる電流はMN11にも流れるから、MN11とカレントミラ
ー回路を構成するMN13は、導通状態となる。
流れるI2と一定の比率を持つ電流が流れる。更にMP11に
流れる電流はMN11にも流れるから、MN11とカレントミラ
ー回路を構成するMN13は、導通状態となる。
総じて出力端子O001は第１電源端子01の電位と等しく
なり安定する。
なり安定する。
次に入力I001のレベルがVrefのレベルより高いレベル
となると、Q001は導通状態,Q002は遮断状態となり、Z00
1にはI1の大きさの電流が流れ、Z002には電流が流れな
いから、節点N002の電位は、第２電源端子02の電位と等
しく、節点N001の電位は、Z001を流れる電流I1による電
圧降下分だけ節点N003の電位より低くなる。
となると、Q001は導通状態,Q002は遮断状態となり、Z00
1にはI1の大きさの電流が流れ、Z002には電流が流れな
いから、節点N002の電位は、第２電源端子02の電位と等
しく、節点N001の電位は、Z001を流れる電流I1による電
圧降下分だけ節点N003の電位より低くなる。
前述したように、節点N001,節点N003の電位はMN01,MN
02のゲート電位であるから、MN01は導通状態となりMN02
は遮断状態となり、MP01には電流I2と一定の比率をもっ
た電流が流れMP02には電流が流れない。
02のゲート電位であるから、MN01は導通状態となりMN02
は遮断状態となり、MP01には電流I2と一定の比率をもっ
た電流が流れMP02には電流が流れない。
従ってMP01とカレントミラーを構成するMP13は導通状
態となる。
態となる。
一方MP02とカレントミラー回路を構成するMP11は電流
が流れないから、MN11も電流が流れない、従ってMN11と
カレントミラー回路を構成するMN13は遮断状態となる。
が流れないから、MN11も電流が流れない、従ってMN11と
カレントミラー回路を構成するMN13は遮断状態となる。
総じて出力O001は第２電源端子02電圧と等しくなって
安定する。ここで再び入力I001のレベルがVrefより低く
なると頭初の動作状態に戻り出力端子O001は第１電源端
子01電位に反転する。
安定する。ここで再び入力I001のレベルがVrefより低く
なると頭初の動作状態に戻り出力端子O001は第１電源端
子01電位に反転する。
第２図は本発明による第２の実施例の回路図である。
I001,I002は入力端子,O001,O002は出力端子,N001,N00
2,N003,N004,N005,N006,N007,N008は各々節点、Z001は
１端が第２電源端子02に他端が節点N001に接続された負
荷抵抗,Z002は１端が第２電源端子02に他端が節点N003
に接続された負荷抵抗,Q001はコレクタが節点N001にベ
ースが入力端子I001に、エミッタが節点N002に接続され
たNPN型バイポーラトランジスタ,Q002はコレクタが節点
N003に、ベースが入力端子I002にエミッタが節点N002に
接続されたNPN型バイポーラトランジスタ,C001は節点N0
02から第１電源端子01にI1の大きさの電流を流す電流
源,C002は節点N005より第１電源端子01にI2の大きさの
電流を流す電流源,MP01はソースが第２電源端子02にゲ
ート，ソースが節点N004に接続されたＰ型MOSトランジ
スタ,MP02はソースが第２電源端子02に、ゲート，ソー
スが節点N006に接続されたＰ型MOSトランジスタ,MN01は
ソースが節点N005に、ゲートが節点N003に、ドレインが
節点N004に接続されたＮ型MOSトランジスタ,MN02はソー
スが節点N005に、ゲートが節点N001に、ドレインが節点
N006に接続されたＮ型MOSトランジスタ,MP11はソースが
第２電源端子02に、ゲートが節点N006に、ドレインが節
点N007に接続されたＰ型MOSトランジスタ,MN11はソース
が第１電源端子01にゲート，ドレインが接点N007に接続
されたＮ型MOSトランジスタ,MP12はソースが第２電源端
子02にゲートが節点N004にドレインが節点N008に接続さ
れたＰ型MOSトランジスタ,MN12はソースが第１電源端子
01に、ゲート，ドレインが節点N008に接続されたＮ型MO
Sトランジスタ,MP13はソースが第２電源端子02に、ゲー
トが節点N004に、ドレインが出力端子O001に接続された
Ｐ型MOSトランジスタ,MN13はソースが第１電源端子01
に、ゲートが節点N007に、ドレインが出力端子O001に接
続されたＮ型MOSトランジスタ,MP14はソースが第２電源
端子02に、ゲートが節点N006にドレインが出力端子O002
に接続されたＰ型MOSトランジスタ,MN14はソースが第１
電源端子01に、ゲートが節点N008に、ドレインが出力O0
02に接続されたＮ型MOSトランジスタである。
2,N003,N004,N005,N006,N007,N008は各々節点、Z001は
１端が第２電源端子02に他端が節点N001に接続された負
荷抵抗,Z002は１端が第２電源端子02に他端が節点N003
に接続された負荷抵抗,Q001はコレクタが節点N001にベ
ースが入力端子I001に、エミッタが節点N002に接続され
たNPN型バイポーラトランジスタ,Q002はコレクタが節点
N003に、ベースが入力端子I002にエミッタが節点N002に
接続されたNPN型バイポーラトランジスタ,C001は節点N0
02から第１電源端子01にI1の大きさの電流を流す電流
源,C002は節点N005より第１電源端子01にI2の大きさの
電流を流す電流源,MP01はソースが第２電源端子02にゲ
ート，ソースが節点N004に接続されたＰ型MOSトランジ
スタ,MP02はソースが第２電源端子02に、ゲート，ソー
スが節点N006に接続されたＰ型MOSトランジスタ,MN01は
ソースが節点N005に、ゲートが節点N003に、ドレインが
節点N004に接続されたＮ型MOSトランジスタ,MN02はソー
スが節点N005に、ゲートが節点N001に、ドレインが節点
N006に接続されたＮ型MOSトランジスタ,MP11はソースが
第２電源端子02に、ゲートが節点N006に、ドレインが節
点N007に接続されたＰ型MOSトランジスタ,MN11はソース
が第１電源端子01にゲート，ドレインが接点N007に接続
されたＮ型MOSトランジスタ,MP12はソースが第２電源端
子02にゲートが節点N004にドレインが節点N008に接続さ
れたＰ型MOSトランジスタ,MN12はソースが第１電源端子
01に、ゲート，ドレインが節点N008に接続されたＮ型MO
Sトランジスタ,MP13はソースが第２電源端子02に、ゲー
トが節点N004に、ドレインが出力端子O001に接続された
Ｐ型MOSトランジスタ,MN13はソースが第１電源端子01
に、ゲートが節点N007に、ドレインが出力端子O001に接
続されたＮ型MOSトランジスタ,MP14はソースが第２電源
端子02に、ゲートが節点N006にドレインが出力端子O002
に接続されたＰ型MOSトランジスタ,MN14はソースが第１
電源端子01に、ゲートが節点N008に、ドレインが出力O0
02に接続されたＮ型MOSトランジスタである。
次に本実施例の回路動作について述べる。
本実施例は先に示した第１の実施例にMP12,MN12,MP1
4,MN14を付加することによって正転出力と反転出力とを
同時に得ることができるようにした回路方式であり、第
１図の回路動作と同様の出力がO001には得られる、又、
MP11に対するMP12,MN11に対するMN12,MP13に対するMP1
4,MN13に対するMN14は全く逆の動作関係に有り、O002に
はO001と逆位相の出力が得られる。
4,MN14を付加することによって正転出力と反転出力とを
同時に得ることができるようにした回路方式であり、第
１図の回路動作と同様の出力がO001には得られる、又、
MP11に対するMP12,MN11に対するMN12,MP13に対するMP1
4,MN13に対するMN14は全く逆の動作関係に有り、O002に
はO001と逆位相の出力が得られる。
以上説明したように本発明はバイポーラトランジスタ
による差動増幅回路の出力をMOSトランジスタによる差
動増幅回路の入力とし、該MOSトランジスタによる差動
増幅回路の負荷抵抗をMOSトランジスタによる負荷と
し、かつ、該負荷MOSとカレントミラー回路として入力
の電圧変化を電流の変化に置換、増幅し、更にMOSトラ
ンジスタの遮断，導通の状態変化に置換し、総じて微小
なアナログ入力信号ないしはECLレベル入力信号をCMOS
レベル出力信号に効率良く変換できるとともに、初段差
動増幅回路をバイポーラトランジスタにより構成したこ
とにより入力オフセット電圧を非常に小さくすることが
できるという効果がある。又、前述の本発明の第２の実
施例によれば入力I001,I002に対する出力O001,O002は各
々完全に対称な回路構成をなしており各々の出力信号も
完全に対称に取り出し得るという効果がある。
による差動増幅回路の出力をMOSトランジスタによる差
動増幅回路の入力とし、該MOSトランジスタによる差動
増幅回路の負荷抵抗をMOSトランジスタによる負荷と
し、かつ、該負荷MOSとカレントミラー回路として入力
の電圧変化を電流の変化に置換、増幅し、更にMOSトラ
ンジスタの遮断，導通の状態変化に置換し、総じて微小
なアナログ入力信号ないしはECLレベル入力信号をCMOS
レベル出力信号に効率良く変換できるとともに、初段差
動増幅回路をバイポーラトランジスタにより構成したこ
とにより入力オフセット電圧を非常に小さくすることが
できるという効果がある。又、前述の本発明の第２の実
施例によれば入力I001,I002に対する出力O001,O002は各
々完全に対称な回路構成をなしており各々の出力信号も
完全に対称に取り出し得るという効果がある。
第１図は本発明の一実施例の回路図，第２図は本発明の
第２の実施例の回路図，第３図は従来のレベル変換回路
図である。 01……第１電源端子、02……第２電源端子、I001,I002,
I201……各々入力端子、O001,O002,O201……各々出力端
子、N001,N002,N003,N004,N005,N006,N007,N008,N201,N
202,N203……各々節点、Z001,Z002,Z021,Z022……抵
抗、Q001,Q002……各々NPN型バイポーラトランジスタ、
MP01,MP02,MP11,MP12,MP13,MP14,MP21……各々Ｐ型MOS
トランジスタ、MN01,MN02,MN11,MN12,MN13,MN14,MN21…
…各々Ｎ型MOSトランジスタ、C001,C002,C201……各々
電流源、Vref……電圧源。
第２の実施例の回路図，第３図は従来のレベル変換回路
図である。 01……第１電源端子、02……第２電源端子、I001,I002,
I201……各々入力端子、O001,O002,O201……各々出力端
子、N001,N002,N003,N004,N005,N006,N007,N008,N201,N
202,N203……各々節点、Z001,Z002,Z021,Z022……抵
抗、Q001,Q002……各々NPN型バイポーラトランジスタ、
MP01,MP02,MP11,MP12,MP13,MP14,MP21……各々Ｐ型MOS
トランジスタ、MN01,MN02,MN11,MN12,MN13,MN14,MN21…
…各々Ｎ型MOSトランジスタ、C001,C002,C201……各々
電流源、Vref……電圧源。
Claims (1)
- 【請求項１】差動型式に接続されベースが信号入力端子
に接続された第１および第２のバイポーラトランジスタ
と、これら第１および第２のバイポーラトランジスタの
コレクタにゲートがそれぞれ接続され差動型式に接続さ
れた第１導電型の第１および第２のMOSトランジスタ
と、前記第１のMOSトランジスタのドレインに接続され
た電流入力端子を有し第２導電型のMOSトランジスタで
構成された第１のカレントミラー回路と、前記第２のMO
Sトランジスタのドレインに接続された電流入力端子お
よび信号出力端子に接続された電流出力端子を有し前記
第２導電型のMOSトランジスタで構成された第２のカレ
ントミラー回路と、前記第１のカレントミラー回路の電
流出力端子に接続された電流入力端子および前記第２の
カレントミラー回路の電流出力端子に接続された電流出
力端子を有し前記第１導電型のMOSトランジスタで構成
された第３のカレントミラー回路とを備え、前記第１お
よび第２のMOSトランジスタは前記第１および第２のバ
イポーラトランジスタのコレクタ出力に応じてスイッチ
ング動作し、かかるスイッチング動作にともない前記第
１又は第２のMOSトランジスタに流れる電流により前記
信号出力端子にCMOSレベルの信号を得てなるレベル変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62150491A JPH0815257B2 (ja) | 1987-06-16 | 1987-06-16 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62150491A JPH0815257B2 (ja) | 1987-06-16 | 1987-06-16 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63313915A JPS63313915A (ja) | 1988-12-22 |
| JPH0815257B2 true JPH0815257B2 (ja) | 1996-02-14 |
Family
ID=15498031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62150491A Expired - Fee Related JPH0815257B2 (ja) | 1987-06-16 | 1987-06-16 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0815257B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1693963A3 (en) * | 2005-02-10 | 2010-01-13 | NEC Electronics Corporation | Interface circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773205B2 (ja) * | 1983-12-20 | 1995-08-02 | 株式会社日立製作所 | レベル変換回路 |
| JPS6315519A (ja) * | 1986-07-08 | 1988-01-22 | Fujitsu Ltd | インタ−フエイス回路 |
-
1987
- 1987-06-16 JP JP62150491A patent/JPH0815257B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63313915A (ja) | 1988-12-22 |
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