JPH05114844A - アナログ出力回路 - Google Patents

Abstract

(57)【要約】 【目的】アナログ動作する電界効果形の出力トランジス
タを用いるアナログ出力回路を出力トランジスタのゲー
ト耐圧値に制約されず従来より高い電源電圧で動作させ
得るようにする。 【構成】１対の電源端子間にアナログ動作の出力トラン
ジスタと抵抗を直列接続し、出力トランジスタのゲート
と抵抗側電源端子の間にアナログ動作の入力トランジス
タを，電源と出力トランジスタ側電源端子の間に分圧用
抵抗とツェナダイオードの並列回路をそれぞれ接続し、
入力信号を入力トランジスタに与えて出力トランジスタ
と抵抗の相互接続点から出力信号を取り出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は例えば定電圧電源回路に
適するアナログ出力回路であって、電界効果トランジス
タを出力トランジスタに用いてその耐圧値よりも高い電
源電圧の下でアナログ動作をさせるものに関する。

【０００２】

【従来の技術】周知のように電界効果トランジスタは入
力インピーダンスが高い特徴があり、これを利用して弱
い入力信号でそのゲートを制御しながらアナログ出力を
比較的低い出力インピーダンスで取り出すことができ
る。以下、このアナログ出力回路の従来例の構成と動作
を図５と図６を参照して説明する。

【０００３】図５に示すように１対の電源電位点ＶとＥ
の相互間に電界効果形の出力トランジスタ１と抵抗３を
直列接続し、入力信号Siにより出力トランジスタ１をゲ
ート制御しながらそれと抵抗３の相互接続点からアナロ
グな出力信号Soを取り出す。正常な状態では出力トラン
ジスタ１はその完全オフと完全オンの中間であるほぼ線
状の特性範囲内でアナログな制御動作を行ない、この状
態の出力信号Soはもちろん電源電圧Ｖを出力トランジス
タ１のチャネル抵抗値と抵抗３の抵抗値により分圧した
値をとる。図６の例では出力トランジスタ１はｐチャネ
ル形なので電源電圧Ｖの電位点側に接続され、そのゲー
トに制御速度を設定するための抵抗４が接続される。こ
の抵抗４の抵抗値は出力トランジスタ１のゲートの静電
容量との時定数が所望値, ふつうは数ｎＳ〜数μＳにな
るように設定される。

【０００４】なお、この出力回路では起動時に出力信号
Soをできるだけ速く立ち上げるため入力信号Siを一時的
に接地側電位Ｅに落として出力トランジスタ１を完全オ
ンの状態にし、停止時には入力信号Siを電源側電位Ｖに
上げて出力トランジスタ１を完全オフ状態にする。さら
に、かかる起動時や停止時に限らず正常動作時にも、入
力信号Siにノイズが混入してそのスパイク状電圧により
出力トランジスタ１のゲートが絶縁破壊するおそれがあ
る。ダイオード５と６はこのゲートの保護用であって、
ダイオード５はゲート電位が電源電圧Ｖ以上に上がった
ときに導通してそのふつう 0.5〜0.6V程度の順方向電圧
以上はそれを上回らないように制限し、ダイオード６は
ゲート電位が接地電位Ｅ以下に下がったとき導通してそ
の順方向電圧以上はそれを下回らないように制限する。

【０００５】図６の従来例は出力トランジスタ２にｎチ
ャネル形の電界効果トランジスタを用いる点が図５と異
なるのみで他はこれと同様である。この例ではｎチャネ
ル形の出力トランジスタ２が接地電位点Ｅ側に接続さ
れ、出力回路の起動時には電源電圧Ｖ, 停止時には接地
電位Ｅの電位の入力信号Siがそのゲートにそれぞれ与え
られる。ダイオード５や６によるこの出力トランジスタ
２のゲートの絶縁破壊に対する保護作用も図５の場合と
同じである。

【０００６】

【発明が解決しようとする課題】しかし、図５や図６の
従来のアナログ出力回路では電源電圧Ｖが高くなると、
出力トランジスタ１や２のゲートを保護できなくなる。
すなわち、図５や図６の回路ではダイオード５と６の順
方向電圧をVfとすると出力トランジスタ１や２のゲート
の電位を前の説明からわかるように−Vf〜Ｖ＋Vfの範囲
に制限できるが、Ｖ＋Vfの値が出力トランジスタ１や２
のゲート耐圧を越える程度まで電源電圧Ｖが高くなると
ゲートを保護できなくなる。

【０００７】このため、図５や図６の従来のアナログ出
力回路が実際に適用可能なのは電源電圧Ｖが出力トラン
ジスタ１や２のゲート耐圧の半分程度までで、所望の電
圧値の出力信号Soを得るに必要な電源電圧Ｖがこの限界
を越えると適用できないことになる。この問題の解決に
は出力トランジスタ１や２のゲート酸化膜を厚くして耐
圧を上げればよいが、制御ゲインが低下しやすいのでア
ナログ動作をさせる上で非常に不利になる。また、ゲー
トの電位変化を極力狭い範囲に限定することも可能であ
るが起動時や停止時の動作が遅くなる欠点が生じる。

【０００８】本発明の目的はかかる問題点を解決して、
アナログ動作に適する電界効果形の出力トランジスタの
ゲート耐圧値に制約されずに、アナログ出力回路を従来
より高い電源電圧下で動作させ得るようにすることにあ
る。

【０００９】

【課題を解決するための手段】この目的は本発明のアナ
ログ出力回路によれば、１対の電源電位点の相互間にア
ナログ動作の電界効果形の出力トランジスタと抵抗を直
列接続し、出力トランジスタのゲートと抵抗側の電源電
位点との間にアナログ動作の入力トランジスタを接続
し、出力トランジスタのゲートと出力トランジスタ側の
電源電位点との間に分圧用抵抗と電圧制限要素を並列に
接続して、入力トランジスタを入力信号により制御して
出力トランジスタと抵抗の相互接続点から出力信号を取
り出すことによって達成される。

【００１０】なお、入力トランジスタとしてバイポーラ
形を用い、コレクタ・エミッタ間を出力トランジスタの
ゲートと抵抗側の電源電位点の間に接続して、ベースを
入力信号により制御するのが有利である。また、電圧制
限要素としては例えば通常のツェナーダイオードを利用
することでよいが、これに双方向の電圧に対する制限機
能をもたせるのが望ましく、このためには電圧制限要素
を互いに逆方向に直列または並列接続された１対のツェ
ナーダイオードで構成するのがよい。

【００１１】さらに、本発明の実際の適用面では出力ト
ランジスタのソース・ドレイン間の保護も必要になるこ
とが多く、このために電源電圧と同方向の電圧に対する
電圧制限要素としてツェナーダイオード等をそのソース
・ドレイン間に接続するのが望ましい。なお、本発明は
定電圧電源回路への適用にとくに有利で、この場合は出
力信号の基準電圧値との差信号を入力信号として入力ト
ランジスタを制御し、アナログ出力回路の出力信号を定
電圧出力として取り出せばよい。

【００１２】

【作用】本発明では電源電圧の値と所望の出力信号値と
ゲート耐圧に応じた最適電位を出力トランジスタのゲー
トに与えるため、前項の構成にいう入力トランジスタを
ゲートと抵抗側の電源電位点の間に，分圧抵抗をゲート
と出力トランジスタ側の電源電位点の間にそれぞれ設
け、入力トランジスタと分圧抵抗で電源電圧を分圧して
アナログ出力回路の定常動作時に出力トランジスタのゲ
ートに耐圧値以下の電圧を掛けることにより、耐圧値に
制約されず任意の電源電圧と出力信号電圧に対してアナ
ログ出力回路を容易に構成できるようにする。

【００１３】また本発明は、出力回路の起動や停止時に
出力トランジスタのゲートに掛かる電圧を合理的に制限
するため、前項の構成中にいう電圧制限要素をゲートと
出力トランジスタ側の電源電位点の間に接続することに
より、ゲートの耐圧から許容される限度一杯に出力トラ
ンジスタを使ってアナログ出力回路の起動や停止動作を
速めるものである。

【００１４】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図１と図２に本発明によるアナログ出力回路の基
本的な実施態様をそれぞれｐチャネル形とｎチャネル形
の出力トランジスタを用いる場合について示し、図３と
図４に本発明回路を定電圧電源回路に適用した実施例を
同様にそれぞれｐチャネル形とｎチャネル形の出力トラ
ンジスタを用いる場合について示す。なお、これらの実
施例では入力トランジスタにバイポーラ形を用いること
とするが、本発明はもちろんこれ以外の態様でも適宜に
実施することができる。

【００１５】図１のアナログ出力回路20において、出力
トランジスタ１と抵抗３とを１対の電源電位点ＶとＥの
間に直列接続して相互接続点から出力信号Soを取り出す
のは従来と同じであるが、本発明では出力トランジスタ
１をゲート耐圧の半分以上の電源電圧下で動作させ得る
点が異なる。すなわち、出力トランジスタ１のゲート耐
圧の保証値が８Ｖの時、電源電圧Ｖはその半分の４Ｖよ
り高い例えば10〜15Ｖとされる。図１の実施例では出力
トランジスタ１はｐチャネル形なのでこの電源電圧Ｖの
電源電位点側に接続される。逆に接地電位点Ｅ側に接続
される抵抗３はアナログ出力回路20の起動時や停止時を
除く正常な状態で電源電圧Ｖをアナログ動作の出力トラ
ンジスタ１のオン抵抗とともに分割して所望の例えば５
〜10Ｖの電圧の出力信号Soが得られるよう数百Ωの抵抗
値に設定される。

【００１６】本発明ではアナログ動作の入力トランジス
タ11を出力トランジスタ１のゲートと抵抗３側の電源電
位点Ｅの間に接続し、かつ分圧用抵抗13と電圧制限要素
14をゲートと出力トランジスタ１側の電位点Ｖの間に並
列に接続し、この実施例ではnpn形の入力トランジスタ1
1をそのベースに与える入力信号Siによってアナログ制
御する。分圧用抵抗13はアナログ出力回路20の上述の正
常な動作状態における出力トランジスタ１のゲート電位
の設定用であり、アナログ動作中の入力トランジスタ11
の抵抗とともに電源電圧Ｖを分圧して、ゲートにその耐
圧値以下の電圧しか掛からないようにふつうは数十ｋΩ
の高抵抗値に設定される。

【００１７】電圧制限要素14は出力トランジスタ１のゲ
ートの保護用であり、例えば図１のようにツェナーダイ
オードをこれに用いることでよく、そのツェナー電圧が
出力トランジスタ10のゲート耐圧を若干下回るよう選定
される。例えば、出力トランジスタ１のゲート耐圧が上
述の８Ｖの場合、電圧制限要素14の制限電圧を６Ｖに選
定して電圧制限要素15の例えば 0.6Ｖの順方向電圧を加
えても耐圧値を越える電圧がゲートに掛かり得ないよう
にする。

【００１８】以上のように構成された図１のアナログ出
力回路20では、出力トランジスタ１のゲートが入力トラ
ンジスタ11が受ける入力信号Siに応じてアナログ制御さ
れ、かつ出力トランジスタ１のアナログ動作により入力
信号Siに応じた出力信号Soが出力される。正常なアナロ
グ動作状態では出力トランジスタ１は分圧用抵抗13で設
定されたゲート電位の付近で動作するのでゲートに耐圧
値を越える過大な電圧が掛かることはない。また、アナ
ログ出力回路20の起動時には出力信号Soの立ち上がりを
速めるため入力信号Siにより入力トランジスタ11を制御
して出力トランジスタ１のゲートに与える制御電圧を高
めるが、電圧制限要素14によりゲートに掛かる電圧が耐
圧値以内に制限されるので、この場合にもゲートが絶縁
破壊するおそれはない。なお、アナログ出力回路の停止
時には入力トランジスタ11をオフさせて出力トランジス
タ１のゲートの電位を電源電位点Ｖに引き上げ、ゲート
に掛かっていた電圧を減少させるのでなんら問題はな
い。

【００１９】図２のアナログ出力回路20では、出力トラ
ンジスタ２にｎチャネル形を用いてこれを接地用の電源
電位点Ｅ側に, 抵抗３を電源電圧用の電源電位点Ｖ側に
それぞれ接続し、これに応じて入力トランジスタ12に p
npトランジスタを用いて出力トランジスタ２のゲートと
電源電位点Ｖの間に接続し、分圧用抵抗13と電圧制限要
素14をゲートと電源電位点Ｅの間に並列に接続する。分
圧用抵抗13の抵抗値や電圧制限要素の制限電圧を設定す
る要領は前実施例と同じである。このアナログ出力回路
20の正常動作時に出力トランジスタ２のゲートに耐圧値
を越える過大な電圧が掛かることがないのも同様であ
る。

【００２０】この図２のアナログ出力回路20の起動時は
入力トランジスタ12をオフ，従って出力トランジスタ２
をオフさせて出力信号Soを抵抗３を介して引き上げるの
で、そのゲートに掛かる電圧は下がる方向でなんら問題
はなく、逆に停止時には入力トランジスタ12をオンさせ
て出力トランジスタ２のゲート電位を高めるが、電圧制
限要素14がゲートに掛かる電圧を耐圧値以下に制限して
絶縁破壊を防止する。なお、以上の図１と図２の実施例
のいずれでも、入力トランジスタ11や12は分圧用抵抗13
とともに出力トランジスタ１や２のゲート電位を設定す
る役目を果たすほか、その入力信号Siに対する増幅作用
によりアナログ出力回路20の制御ゲインを上げてアナロ
グ制御の精度を向上する効果を有する。

【００２１】図３の実施例では図１のアナログ出力回路
20が定電圧電源回路に適用される。このため、入力トラ
ンジスタ11の前段に差動増幅器30を設けて出力信号Soと
基準電圧Vrの差の信号を作って入力信号Siとして入力ト
ランジスタ11に与えることにより、アナログ出力回路20
に出力信号Soを基準電圧Vrで指定した値に制御させ、こ
の出力信号Soをキャパシタ31で安定化した上で定電圧出
力Voとして取り出す。この定電圧電源回路では、アナロ
グ出力回路20のゲインに出力信号Soの帰還系内の差動増
幅器30がもつゲインが加わるので、出力信号Soが高ゲイ
ンで基準電圧Vrと等しい値に制御されて非常に安定した
定電圧出力Voが得られる。

【００２２】また、この図３のアナログ出力回路20では
電圧制限要素14のほかそれと逆方向の同じ制限電圧をも
つ電圧制限要素15を設けて図の例では両者を並列接続す
る。電圧制御要素14と15はいずれも出力トランジスタ１
のゲートの保護用のツェナーダイオードで、図の例では
ツェナー電流設定用に４個のダイオード16がそれぞれに
対して逆方向に直列接続される。出力トランジスタ１の
ゲート耐圧値が前述の８Ｖの場合、各ダイオード16の順
方向電圧を 0.5Ｖとしてツェナーダイオード14や15のツ
ェナー電圧を例えば５Ｖに設定してゲートに掛かる電圧
を最大でも７Ｖに制限する。なお、電圧制限要素15は不
測のノイズが侵入した場合の出力トランジスタ１のゲー
トを保護するためのものである。

【００２３】さらに、この図３の実施例では出力トラン
ジスタ１のソースとドレインの間に電圧制限要素17が電
源電圧Ｖに対して電圧制御要素14と同じ方向に接続され
る。この電圧制限要素17は電源電圧Ｖが高い場合にアナ
ログ出力回路20を出力信号Soが接地電位Ｅにある状態か
ら起動する際の保護に有用で、出力トランジスタ１のソ
ース・ドレイン間耐圧が例えば10Ｖのとき図示の例では
ツェナー電圧が４Ｖのツェナーダイオードをそれ用に２
個直列接続する。

【００２４】図４の実施例では、図２のアナログ出力回
路20が図３と同様に定電圧電源回路に適用されるが、出
力トランジスタ２がｎチャネル形で, 入力トランジスタ
12がpnp形である点が異なるのみでほかは図３と同様な
ので説明を省略する。なお、図の例では電圧制限要素17
に対して電圧制限要素14や15に対すると同様に適宜な個
数のダイオード16が逆方向に直列接続されている。

【００２５】

【発明の効果】以上説明したとおり本発明では、１対の
電源電位点の相互間にアナログ動作の電界効果形の出力
トランジスタと抵抗を直列接続し、出力トランジスタの
ゲートと抵抗側の電源電位点との間にアナログ動作の入
力トランジスタを接続し、出力トランジスタのゲートと
出力トランジスタ側の電源電位点との間に分圧用抵抗と
電圧制限要素を並列に接続してアナログ出力回路を構成
し、入力トランジスタを入力信号により制御しながら出
力トランジスタと抵抗の相互接続点から出力信号を取り
出すことにより、次の効果を得ることができる。

【００２６】(a) 入力トランジスタと分圧用抵抗を設け
て電源電圧を両者で分圧することにより、出力トランジ
スタのゲートに対し所定の電源電圧値と所望の出力信号
値に応じた最適な電位を与え、かつアナログ出力回路の
定常動作時にゲートに掛かる電圧をその耐圧値以下に設
定できるので、アナログ出力回路を出力トランジスタの
ゲートの耐圧値に制約されることなく任意の電源電圧と
出力信号電圧に応じて容易に構成することができる。 (b) 電圧制限要素をゲートと出力トランジスタ側の電源
電位点の間に接続することにより、アナログ出力回路の
起動時や停止時に出力トランジスタのゲートに掛かる電
圧を合理的に制限しながら、出力トランジスタをそのゲ
ート耐圧値から許容される限度一杯に使ってアナログ出
力回路の起動時や停止時の動作を速めることができる。 (c) 出力トランジスタの増幅作用に加えて入力信号に対
する入力トランジスタの増幅作用を利用できるので、ア
ナログ出力回路の制御ゲインを従来より高めて出力信号
に対する制御精度を向上することができる。かかる高ゲ
インのアナログ出力回路を例えば定電圧電源回路に適用
することにより、その出力信号を精密に制御して非常に
安定した定電圧出力として取り出すことができる。

【図面の簡単な説明】

【図１】本発明のアナログ出力回路の基本実施例をｐチ
ャネル形の出力トランジスタを用いる場合について示す
回路構成図である。

【図２】本発明のアナログ出力回路の基本実施例をｎチ
ャネル形の出力トランジスタを用いる場合について示す
回路構成図である。

【図３】本発明のアナログ出力回路を定電圧電源回路に
適用した実施例をｐチャネル形の出力トランジスタを用
いる場合について示す回路図である。

【図４】本発明のアナログ出力回路を定電圧電源回路に
適用した実施例をｎチャネル形の出力トランジスタを用
いる場合について示す回路図である。

【図５】従来のアナログ出力回路をｐチャネル出力トラ
ンジスタを用いる場合について示す回路図である。

【図６】従来のアナログ出力回路をｎチャネル出力トラ
ンジスタを用いる場合について示す回路図である。

【符号の説明】

１ ｐチャネル形の出力トランジスタ ２ ｎチャネル形の出力トランジスタ ３ 抵抗 11 入力トランジスタ 12 入力トランジスタ 13 分圧用抵抗 14 電圧制限要素 16 電圧制限要素 17 電圧制限要素 20 アナログ出力回路 30 差動増幅器 Ｅ 接地側の電源電位点 Si 入力信号 So 出力信号 Ｖ 電源電圧側の電源電位点ないしは電源電圧 Vr 基準電圧 Vo 定電圧出力

Claims (3)

【特許請求の範囲】
1. 【請求項１】１対の電源電位点の相互間にアナログ動作
   の電界効果形の出力トランジスタと抵抗とを直列接続
   し、出力トランジスタのゲートと抵抗側の電源電位点と
   の間にアナログ動作の入力トランジスタを接続し、出力
   トランジスタのゲートと出力トランジスタ側の電源電位
   点との間に分圧用抵抗と電圧制限要素を並列に接続し、
   入力トランジスタを入力信号により制御して出力トラン
   ジスタと抵抗の相互接続点から出力信号を取り出すよう
   にしたことを特徴とするアナログ出力回路。
2. 【請求項２】請求項１に記載の回路において、入力トラ
   ンジスタとしてバイポーラ形を用い、コレクタ・エミッ
   タ間を出力トランジスタのゲートと抵抗側の電源電位点
   との間に接続し、ベースを入力信号により制御するよう
   にしたことを特徴とするアナログ出力回路。
3. 【請求項３】請求項１に記載の回路において、入力トラ
   ンジスタを出力信号の基準電圧値との差信号を入力信号
   として制御し、出力信号を定電圧出力として取り出すよ
   うにしたことを特徴とするアナログ出力回路。