JPH0441447B2 - - Google Patents
Info
- Publication number
- JPH0441447B2 JPH0441447B2 JP1792282A JP1792282A JPH0441447B2 JP H0441447 B2 JPH0441447 B2 JP H0441447B2 JP 1792282 A JP1792282 A JP 1792282A JP 1792282 A JP1792282 A JP 1792282A JP H0441447 B2 JPH0441447 B2 JP H0441447B2
- Authority
- JP
- Japan
- Prior art keywords
- series
- transistors
- circuit
- voltage
- relay coil
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000004804 winding Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 description 15
- 230000015556 catabolic process Effects 0.000 description 7
- 230000005284 excitation Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
Landscapes
- Relay Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、いわゆる１巻線のラツチングリレー
の駆動回路に関し、特にラツチングリレーのリレ
ーコイルに、相互に逆接続された一対のツエナダ
イオードから成る直列回路を並列に接続してリレ
ーコイルに生じる逆起電力を吸収するようにした
半導体スイツチング回路を備えるラツチングリレ
ーの駆動回路に関する。
の駆動回路に関し、特にラツチングリレーのリレ
ーコイルに、相互に逆接続された一対のツエナダ
イオードから成る直列回路を並列に接続してリレ
ーコイルに生じる逆起電力を吸収するようにした
半導体スイツチング回路を備えるラツチングリレ
ーの駆動回路に関する。
従来からの半導体スイツチング回路において
は、スイツチング素子としてトランジスタを含
み、ツエナダイオードのツエナ電圧が半導体スイ
ツチング回路のトランジスタである最小耐圧部よ
りも大となることがあり、そのためリレーコイル
の逆起電力がツエナダイオードに吸収されないこ
とがあつた。
は、スイツチング素子としてトランジスタを含
み、ツエナダイオードのツエナ電圧が半導体スイ
ツチング回路のトランジスタである最小耐圧部よ
りも大となることがあり、そのためリレーコイル
の逆起電力がツエナダイオードに吸収されないこ
とがあつた。
本発明は上述の技術的課題を解決し、リレーコ
イルの逆起電力をツエナダイオードで必ず吸収さ
せるようにしたラツチングリレーの駆動回路を提
供することを目的とする。
イルの逆起電力をツエナダイオードで必ず吸収さ
せるようにしたラツチングリレーの駆動回路を提
供することを目的とする。
本発明は、直流電源Vccと、
直流電源Vccの両端に接続される第１直列回路
であつて、第１および第２のNPNトランジスタ
TR１，TR２が直列に順方向に接続されて構成
される、そのような第１直列回路と、 直流電源Vccの両端に接続される第２直列回路
であつて、第３および第４のNPNトランジスタ
TR３，TR４が直列に順方向に接続されて構成
される、そのような第２直列回路と、 第１直列回路の第１および第２トランジスタ
TR１，TR２の第１接続点１２と、第２直列回
路の第３および第４トランジスタTR３，TR４
の第２接続点１５との間に、接続されるリレーコ
イル１３を有する１巻線ラツチングリレー８とを
含み、 第１および第４トランジスタTR１，TR４を
導通しかつ第２および第３トランジスタTR２，
TR３を遮断し、または、第１および第４トラン
ジスタTR１，TR４を遮断しかつ第２および第
３トランジスタTR２，TR３を導通して、リレ
ーコイル１３に流れる電流の方向を変え、さら
に、 第１および第２接続点１２，１５の間に接続さ
れ、相互に逆方向に直列接続される２つのツエナ
ダイオード１６，１７から成る回路と、 第１または第２のトランジスタTR１，TR２
に直列に、順方向に接続される第１ダイオード１
１と、 第３または第４トランジスタTR３，TR４に
直列に、順方向に接続される第２ダイオード１４
とを含むことを特徴とするラツチングリレーの駆
動回路である。
であつて、第１および第２のNPNトランジスタ
TR１，TR２が直列に順方向に接続されて構成
される、そのような第１直列回路と、 直流電源Vccの両端に接続される第２直列回路
であつて、第３および第４のNPNトランジスタ
TR３，TR４が直列に順方向に接続されて構成
される、そのような第２直列回路と、 第１直列回路の第１および第２トランジスタ
TR１，TR２の第１接続点１２と、第２直列回
路の第３および第４トランジスタTR３，TR４
の第２接続点１５との間に、接続されるリレーコ
イル１３を有する１巻線ラツチングリレー８とを
含み、 第１および第４トランジスタTR１，TR４を
導通しかつ第２および第３トランジスタTR２，
TR３を遮断し、または、第１および第４トラン
ジスタTR１，TR４を遮断しかつ第２および第
３トランジスタTR２，TR３を導通して、リレ
ーコイル１３に流れる電流の方向を変え、さら
に、 第１および第２接続点１２，１５の間に接続さ
れ、相互に逆方向に直列接続される２つのツエナ
ダイオード１６，１７から成る回路と、 第１または第２のトランジスタTR１，TR２
に直列に、順方向に接続される第１ダイオード１
１と、 第３または第４トランジスタTR３，TR４に
直列に、順方向に接続される第２ダイオード１４
とを含むことを特徴とするラツチングリレーの駆
動回路である。
以下、図面によつて本発明の実施例を説明す
る。第１図は、本発明の一実施例の全体回路図で
ある。論理回路１は、入力インタフエイス回路
２，３，４，５を介してリセツト入力端子Ｒ、セ
ツト入力端子Ｓ、トグル入力端子Ｔ、およびモノ
ステーブル入力端子Ｍにそれぞれ接続されてお
り、各入力端子Ｒ，Ｓ，Ｔ，Ｍには、外部のトラ
ンジスタ−トランジスタ−ロジツク回路（TTL）
や相補型金属酸化物半導体（Ｃ−MOS）などか
らの信号が、バツフア党を用いることなく入力さ
れる。論理回路１にはオートリセツトあるいはオ
ートセツト端子Ａが接続されており、このオート
リセツトあるいはオートセツト端子Ａからは、初
期の電源投入時や瞬時停電後の電源復帰時におけ
る、リレースイツチ６の初期状態を検出する信号
が与えられる。論理回路１からは、各端子Ｒ，
Ｓ，Ｔ，Ｍ，Ａからの入力信号に応じて、半導体
スイツチング回路７を動作させるための信号が導
出される。半導体スイツチング回路７は、いわゆ
る１巻線ラツチングリレー８を含む。また論理回
路１には、単安定回路９および定電圧回路１０が
接続される。論理回路１は、負論理すなわち通常
はハイレベルにある信号がローレベルになつたと
きに、動作信号と見なして動作する。
る。第１図は、本発明の一実施例の全体回路図で
ある。論理回路１は、入力インタフエイス回路
２，３，４，５を介してリセツト入力端子Ｒ、セ
ツト入力端子Ｓ、トグル入力端子Ｔ、およびモノ
ステーブル入力端子Ｍにそれぞれ接続されてお
り、各入力端子Ｒ，Ｓ，Ｔ，Ｍには、外部のトラ
ンジスタ−トランジスタ−ロジツク回路（TTL）
や相補型金属酸化物半導体（Ｃ−MOS）などか
らの信号が、バツフア党を用いることなく入力さ
れる。論理回路１にはオートリセツトあるいはオ
ートセツト端子Ａが接続されており、このオート
リセツトあるいはオートセツト端子Ａからは、初
期の電源投入時や瞬時停電後の電源復帰時におけ
る、リレースイツチ６の初期状態を検出する信号
が与えられる。論理回路１からは、各端子Ｒ，
Ｓ，Ｔ，Ｍ，Ａからの入力信号に応じて、半導体
スイツチング回路７を動作させるための信号が導
出される。半導体スイツチング回路７は、いわゆ
る１巻線ラツチングリレー８を含む。また論理回
路１には、単安定回路９および定電圧回路１０が
接続される。論理回路１は、負論理すなわち通常
はハイレベルにある信号がローレベルになつたと
きに、動作信号と見なして動作する。
なお、リセツト端子Ｒからのリセツト信号が入
力されると、ラツチングリレー８がセツト状態に
あるときはリセツトされ、リセツト状態にあると
きにリセツト状態が保持される。セツト端子Ｓか
らのセツト信号が入力されると、ラツチングリレ
ー８がセツト状態にあるときはセツト状態が保持
され、リセツト状態にあるときにはセツト状態に
される。またトグル端子Ｔからのトグル信号が入
力されると、ラツチングリレー８は、トグル信号
のパルスの変化に応じてセツト状態とリセツト状
態とに交互に反転する。さらに、モノステーブル
端子Ｍからモノステーブル信号が入力されると、
ラツチングリレー８はモノステーブル信号の立ち
上りと立ち下りとに応じてリセツト状態とセツト
状態とを繰返す。
力されると、ラツチングリレー８がセツト状態に
あるときはリセツトされ、リセツト状態にあると
きにリセツト状態が保持される。セツト端子Ｓか
らのセツト信号が入力されると、ラツチングリレ
ー８がセツト状態にあるときはセツト状態が保持
され、リセツト状態にあるときにはセツト状態に
される。またトグル端子Ｔからのトグル信号が入
力されると、ラツチングリレー８は、トグル信号
のパルスの変化に応じてセツト状態とリセツト状
態とに交互に反転する。さらに、モノステーブル
端子Ｍからモノステーブル信号が入力されると、
ラツチングリレー８はモノステーブル信号の立ち
上りと立ち下りとに応じてリセツト状態とセツト
状態とを繰返す。
半導体スイツチング回路７において、ダイオー
ド１１、NPNトランジスタTR１，TR２は直列
接続され、トランジスタTR１，TR２の接続点
１２は、リレーコイル１３の一方端子に接続され
る。ダイオード１４，NPNトランジスタTR３，
TR４は直列接続され、トランジスタTR３，TR
４の接続点１５はリレーコイル１３の他方端子に
接続される。接続点１２，１５間には、リレーコ
イル１３の逆起電力防止用として２つのツエナダ
イオード１６，１７が相互に逆方向に直列接続さ
れて成る回路が接続される。
ド１１、NPNトランジスタTR１，TR２は直列
接続され、トランジスタTR１，TR２の接続点
１２は、リレーコイル１３の一方端子に接続され
る。ダイオード１４，NPNトランジスタTR３，
TR４は直列接続され、トランジスタTR３，TR
４の接続点１５はリレーコイル１３の他方端子に
接続される。接続点１２，１５間には、リレーコ
イル１３の逆起電力防止用として２つのツエナダ
イオード１６，１７が相互に逆方向に直列接続さ
れて成る回路が接続される。
ANDゲートＧ１の出力はトランジスタTR５
のベースに与えられるとともに、前述のトランジ
スタTR２のベースに与えられる。トランジスタ
TR５のコレクタは、トランジスタTR６のベー
スに接続される。ANDケートＧ２の出力は、ト
ランジスタTR４のベースに与えられるととも
に、トランジスタTR７のベースに与えられる。
トランジスタTR７のコレクタは、トランジスタ
TR８のベースに接続される。
のベースに与えられるとともに、前述のトランジ
スタTR２のベースに与えられる。トランジスタ
TR５のコレクタは、トランジスタTR６のベー
スに接続される。ANDケートＧ２の出力は、ト
ランジスタTR４のベースに与えられるととも
に、トランジスタTR７のベースに与えられる。
トランジスタTR７のコレクタは、トランジスタ
TR８のベースに接続される。
ANDゲートＧ１からのセツト信号がトランジ
スタTR２，TR５のベースに与えられると、ト
ランジスタTR３，TR２が導通し、リレーコイ
ル１３に矢符１８の方向に励磁電流が流れてラツ
チングリレー８がセツトされる。一方、ANDゲ
ートＧ２からのリセツト信号がトランジスタTR
７，TR４のベースに与えられると、トランジス
タTR１，TR４が導通し、リレーコイル１３に
矢符１８とは逆の矢符１９の方向に励磁電流が流
れてラツチングリレー８がリセツトされる。
スタTR２，TR５のベースに与えられると、ト
ランジスタTR３，TR２が導通し、リレーコイ
ル１３に矢符１８の方向に励磁電流が流れてラツ
チングリレー８がセツトされる。一方、ANDゲ
ートＧ２からのリセツト信号がトランジスタTR
７，TR４のベースに与えられると、トランジス
タTR１，TR４が導通し、リレーコイル１３に
矢符１８とは逆の矢符１９の方向に励磁電流が流
れてラツチングリレー８がリセツトされる。
ツエナダイオード１６，１７は、リレーコイル
１３のインダクタンスによる逆起電圧を吸収す
る。これらのツエナダイオード１６，１７のツエ
ナ電圧Vzは、次の条件を満たさねばならない。
まず、(1)端子２０に供給されている直流電源の供
給電圧Vccが最大となつたとき、リレーコイル１
３に与えられる電圧によつてツエナダイオード１
６，１７が導通しないことである。すなわち、ツ
エナ電圧Vzがリレーコイル１３に与えられる電
圧よりも低いと、ツエナダイオード１６，１７が
導通してリレーコイル１３に励磁電流が流れなく
なり、ラツチングリレー８が動作しなくなるから
である。次に(2)ツエナ電圧Vzは、半導体スイツ
チング回路７の最小耐圧部よりも低いことであ
る。言い換えると、リレーコイル１３の両端に発
生する逆起電圧がツエナダイオード１６，１７で
吸収されるためには、ツエナ電圧Vzを半導体ス
イツチング回路７の最小耐圧部よりも低く設定し
ておかなければならない。以上の(1)，(2)の条件を
まとめると、次のようになる。
１３のインダクタンスによる逆起電圧を吸収す
る。これらのツエナダイオード１６，１７のツエ
ナ電圧Vzは、次の条件を満たさねばならない。
まず、(1)端子２０に供給されている直流電源の供
給電圧Vccが最大となつたとき、リレーコイル１
３に与えられる電圧によつてツエナダイオード１
６，１７が導通しないことである。すなわち、ツ
エナ電圧Vzがリレーコイル１３に与えられる電
圧よりも低いと、ツエナダイオード１６，１７が
導通してリレーコイル１３に励磁電流が流れなく
なり、ラツチングリレー８が動作しなくなるから
である。次に(2)ツエナ電圧Vzは、半導体スイツ
チング回路７の最小耐圧部よりも低いことであ
る。言い換えると、リレーコイル１３の両端に発
生する逆起電圧がツエナダイオード１６，１７で
吸収されるためには、ツエナ電圧Vzを半導体ス
イツチング回路７の最小耐圧部よりも低く設定し
ておかなければならない。以上の(1)，(2)の条件を
まとめると、次のようになる。
VR＜Vz＜Vm ……(1)
第１式において、記号VRは供給電圧Vccが最
大のときにリレーコイル１３の両端にかかる電圧
であり、記号Vmは半導体スイツチング回路７の
最小耐圧である。
大のときにリレーコイル１３の両端にかかる電圧
であり、記号Vmは半導体スイツチング回路７の
最小耐圧である。
ところで従来からの半導体スイツチング回路で
は、ダイオード１１，１４が設けられていないの
で、供給電圧Vccが4.75〜15Vの範囲では、第１
式を満足することができない場合があつた。すな
わち、Wcc＝15Vのときにリレーコイル１３の両
端に与えられる電圧は10Vである。そこでツエナ
ダイオード１６の電圧は、エミツタ、ベース間の
逆耐圧を用いるので、１個あたり約7.4Vであり、
２個直列に接続しているので14.8Vであり、ツエ
ナダイオード１７はエミツタ、ベース間のPN順
接合を２個用いるので、1.4Vであり、全体とし
て約16.2Vである。ところが、半導体スイツチン
グ回路７の最小耐圧Vmは、トランジスタTR３，
TR２のエミツタ、ベース間の逆耐圧と、供給電
圧Vccの最小値との和であり、約19.6Vである。
そのため、ばらつき等を考慮すると、最小耐圧
Vmについては、第１式を満足することができな
い場合が生ずる。したがつて、従来からの半導体
スイツチング回路では、ツエナダイオード１６，
１７が設けられてはいるが、リレーコイル１３の
逆起電圧がツエナダイオード１６，１７に吸収さ
れずに、端子２０に抜けていた場合があつた。と
ころが、本発明に従えば、半導体スイツチング回
路７の最小耐圧部にダイオード１１，１４が設け
られているので、最小耐圧Vmはトランジスタ
TR３，TR２のエミツタ、ベース間の逆耐圧と、
ダイオード１１，１４のエミツタ、ベース間の逆
耐圧と、供給電圧Vccの最小値との和であり、た
とえば7.4＋7.4＋7.4＋4.75＝26.95Vである。した
がつて、第１式を充分満足することができ、リレ
ーコイル１３の逆起電圧が、ツエナダイオード１
６，１７で確実に吸収されることになる。
は、ダイオード１１，１４が設けられていないの
で、供給電圧Vccが4.75〜15Vの範囲では、第１
式を満足することができない場合があつた。すな
わち、Wcc＝15Vのときにリレーコイル１３の両
端に与えられる電圧は10Vである。そこでツエナ
ダイオード１６の電圧は、エミツタ、ベース間の
逆耐圧を用いるので、１個あたり約7.4Vであり、
２個直列に接続しているので14.8Vであり、ツエ
ナダイオード１７はエミツタ、ベース間のPN順
接合を２個用いるので、1.4Vであり、全体とし
て約16.2Vである。ところが、半導体スイツチン
グ回路７の最小耐圧Vmは、トランジスタTR３，
TR２のエミツタ、ベース間の逆耐圧と、供給電
圧Vccの最小値との和であり、約19.6Vである。
そのため、ばらつき等を考慮すると、最小耐圧
Vmについては、第１式を満足することができな
い場合が生ずる。したがつて、従来からの半導体
スイツチング回路では、ツエナダイオード１６，
１７が設けられてはいるが、リレーコイル１３の
逆起電圧がツエナダイオード１６，１７に吸収さ
れずに、端子２０に抜けていた場合があつた。と
ころが、本発明に従えば、半導体スイツチング回
路７の最小耐圧部にダイオード１１，１４が設け
られているので、最小耐圧Vmはトランジスタ
TR３，TR２のエミツタ、ベース間の逆耐圧と、
ダイオード１１，１４のエミツタ、ベース間の逆
耐圧と、供給電圧Vccの最小値との和であり、た
とえば7.4＋7.4＋7.4＋4.75＝26.95Vである。した
がつて、第１式を充分満足することができ、リレ
ーコイル１３の逆起電圧が、ツエナダイオード１
６，１７で確実に吸収されることになる。
上述の実施例では、トランジスタTR１，TR
３に直列にダイオード１１，１４がそれぞれ接続
されているけれども、本発明の他の実施例として
そのようなダイオードは、トランジスタTR２，
TR４にそれぞれ直列に接続されていてもよい。
３に直列にダイオード１１，１４がそれぞれ接続
されているけれども、本発明の他の実施例として
そのようなダイオードは、トランジスタTR２，
TR４にそれぞれ直列に接続されていてもよい。
上述のごとく本発明によれば、第１または第２
のトランジスタTR１，TR２に直列に、順方向
に、第１ダイオード１１を設け、また第３または
第４のトランジスタTR３，TR４に直列に、順
方向に第２ダイオード１４を設けたので、リレー
コイルの逆起電力がツエナダイオードで必ず吸収
されるようになる。またNPNトランジスタTR
１〜TR４を用いることによつて、大電流を流す
ワンチツプ集積回路化が可能になる。
のトランジスタTR１，TR２に直列に、順方向
に、第１ダイオード１１を設け、また第３または
第４のトランジスタTR３，TR４に直列に、順
方向に第２ダイオード１４を設けたので、リレー
コイルの逆起電力がツエナダイオードで必ず吸収
されるようになる。またNPNトランジスタTR
１〜TR４を用いることによつて、大電流を流す
ワンチツプ集積回路化が可能になる。
第１図は、本発明の一実施例の全体回路図であ
る。 １……論理回路、２〜５……入力インターフエ
イス回路、６……リレースイツチ、７……半導体
スイツチング回路、８……ラツチングリレー、９
……単安定回路、１０……定電圧回路、１１，１
４……ダイオード、TR１〜TR３１……トラン
ジスタ、Ｒ……リセツト端子、Ｓ……セツト端
子、Ｔ……トグル端子、Ｍ……モノステーブル端
子、Ａ……オートリセツトあるいはオートセツト
端子。
る。 １……論理回路、２〜５……入力インターフエ
イス回路、６……リレースイツチ、７……半導体
スイツチング回路、８……ラツチングリレー、９
……単安定回路、１０……定電圧回路、１１，１
４……ダイオード、TR１〜TR３１……トラン
ジスタ、Ｒ……リセツト端子、Ｓ……セツト端
子、Ｔ……トグル端子、Ｍ……モノステーブル端
子、Ａ……オートリセツトあるいはオートセツト
端子。
Claims (1)
- 【特許請求の範囲】 １ 直流電源Vccと、 直流電源Vccの両端に接続される第１直列回路
であつて、第１および第２のNPNトランジスタ
TR１，TR２が直列に順方向に接続されて構成
される、そのような第１直列回路と、 直流電源Vccの両端に接続される第２直列回路
であつて、第３および第４のNPNトランジスタ
TR３，TR４が直列に順方向に接続されて構成
される、そのような第２直列回路と、 第１直列回路の第１および第２トランジスタ
TR１，TR２の第１接続点１２と、第２直列回
路の第３および第４トランジスタTR３，TR４
の第２接続点１５との間に、接続されるリレーコ
イル１３を有する１巻線ラツチングリレー８とを
含み、 第１および第４トランジスタTR１，TR４を
導通しかつ第２および第３トランジスタTR２，
TR３を遮断し、または、第１および第４トラン
ジスタTR１，TR４を遮断しかつ第２および第
３トランジスタTR２，TR３を導通して、リレ
ーコイル１３に流れる電流の方向を変え、さら
に、 第１および第２接続点１２，１５の間に接続さ
れ、相互に逆方向に直列接続される２つのツエナ
ダイオード１６，１７から成る回路と、 第１または第２のトランジスタTR１，TR２
に直列に、順方向に接続される第１ダイオード１
１と、 第３または第４トランジスタTR３，TR４に
直列に、順方向に接続される第２ダイオード１４
とを含むことを特徴とするラツチングリレーの駆
動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1792282A JPS58135538A (ja) | 1982-02-05 | 1982-02-05 | ラツチングリレ−の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1792282A JPS58135538A (ja) | 1982-02-05 | 1982-02-05 | ラツチングリレ−の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58135538A JPS58135538A (ja) | 1983-08-12 |
| JPH0441447B2 true JPH0441447B2 (ja) | 1992-07-08 |
Family
ID=11957255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1792282A Granted JPS58135538A (ja) | 1982-02-05 | 1982-02-05 | ラツチングリレ−の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58135538A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102014115120B4 (de) * | 2014-10-17 | 2016-08-04 | Kendrion (Villingen) Gmbh | Elektromagnetische Verstelleinrichtung und deren Verwendung |
-
1982
- 1982-02-05 JP JP1792282A patent/JPS58135538A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58135538A (ja) | 1983-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4808850A (en) | Composite circuit of bipolar transistors and field effect transistors | |
| EP0713167A1 (en) | A voltage level converter | |
| JPS59139723A (ja) | 差動スイツチ回路 | |
| JPH09116415A (ja) | 出力回路 | |
| JPH0633715Y2 (ja) | トランジスタ−トランジスタ論理回路 | |
| JPH0441447B2 (ja) | ||
| US4837458A (en) | Flip-flop circuit | |
| WO1985001165A1 (en) | High speed bipolar logic circuit | |
| EP0459457A2 (en) | Output driver | |
| JPS6271329A (ja) | 半導体集積回路 | |
| JPS595746A (ja) | コイル駆動回路 | |
| JPH03101518A (ja) | 負荷駆動回路 | |
| JPH0343734B2 (ja) | ||
| JP3134582B2 (ja) | Ｐｗｍインバータ用出力回路 | |
| JPS6110315A (ja) | 半導体集積回路装置 | |
| JPS61290820A (ja) | 論理回路 | |
| JP3119033B2 (ja) | Ｐｗｍインバータ用出力回路 | |
| JP2836533B2 (ja) | 半導体集積回路 | |
| US5999036A (en) | Output circuit with output voltage controlled by current flow through an output transistor circuit | |
| JP2998368B2 (ja) | Ｔｔｌ論理回路 | |
| JPH0261820B2 (ja) | ||
| JPH07298638A (ja) | Ｐｗｍインバータ用出力回路 | |
| JPH053429A (ja) | Ｃｍｏｓ出力回路 | |
| JPS59205825A (ja) | 電流切換型論理回路 | |
| JPH07163184A (ja) | 駆動回路 |