JP2007127992A - 駆動用ic及び表示装置 - Google Patents
駆動用ic及び表示装置 Download PDFInfo
- Publication number
- JP2007127992A JP2007127992A JP2005322596A JP2005322596A JP2007127992A JP 2007127992 A JP2007127992 A JP 2007127992A JP 2005322596 A JP2005322596 A JP 2005322596A JP 2005322596 A JP2005322596 A JP 2005322596A JP 2007127992 A JP2007127992 A JP 2007127992A
- Authority
- JP
- Japan
- Prior art keywords
- type
- transistor
- driving
- output
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000005669 field effect Effects 0.000 claims abstract description 44
- 239000000463 material Substances 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 238000000926 separation method Methods 0.000 description 2
- 241001125929 Trisopterus luscus Species 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
- H03K17/164—Soft switching using parallel switching arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Electronic Switches (AREA)
Abstract
【課題】 出力段にある電界効果トランジスタのうち、出力制御信号が他の電界効果トランジスタを介さずに入力される電界効果トランジスタの電流能力如何に関わらずノイズレベルを低減できる駆動用IC等を提供すること。
【解決手段】 本発明の一態様に係る駆動用ICは、表示装置に搭載される駆動用ICであって、出力段にある電界効果トランジスタのうち、出力制御信号が他の電界効果トランジスタを介さずに入力される第1電界効果トランジスタのゲート電極が複数に分割され、この複数のゲート電極の少なくとも一部のON/OFFタイミングをずらす遅延手段を備えている。
【選択図】 図2
【解決手段】 本発明の一態様に係る駆動用ICは、表示装置に搭載される駆動用ICであって、出力段にある電界効果トランジスタのうち、出力制御信号が他の電界効果トランジスタを介さずに入力される第1電界効果トランジスタのゲート電極が複数に分割され、この複数のゲート電極の少なくとも一部のON/OFFタイミングをずらす遅延手段を備えている。
【選択図】 図2
Description
本発明は、表示装置に搭載される駆動用IC、及びこの駆動用ICを搭載した表示装置に関する。
表示装置の駆動用IC(Integrated Circuit)(例えば、特許文献1)における出力回路の構成としては、P型電界効果トランジスタ(FET(Field Effect Transistor))とN型電界効果トランジスタで構成されたCMOS(Complementary Metal Oxide Semiconductor)型回路と、2つのN型電界効果トランジスタで構成されたトーテムポール型のものがある。
図8は、第1の従来例に係るCMOS型の駆動用ICの概要回路図であり、図9は、第2の従来例に係るN型トーテムポール型の駆動用ICの概要回路図である。
図8に示すCMOS型の駆動用IC100は、3つの出力回路制御信号(第1出力回路制御信号S1、第2出力回路制御信号S2、第3出力回路制御信号S3)及び、これらにそれぞれ順に直列に接続される第1導電型の電界効果トランジスタ、第2導電型の電界効果トランジスタを備えている。具体的には、第1出力回路制御信号S1は、第1Nチャネル(以降、単に「N型(第1導電型)」と言う)ドライバトランジスタN1のゲートに、第2出力回路制御信号S2は、第2N型ドライバトランジスタN2のゲートに、それぞれ接続されている。そして、第3出力回路制御信号S3は、N型出力トランジスタNout1に接続されている。
また、第1N型ドライバトランジスタN1は、そのドレインにおいて第1Pチャネル(以降、単に「P型(第2導電型)」と言う)ドライバトランジスタP1のドレインに接続されている。また、第2N型ドライバトランジスタN2は、そのドレインにおいて第2P型ドライバトランジスタP2のドレインに接続されている。また、N型出力トランジスタNout1は、そのドレインにおいてP型出力トランジスタPout1のドレインに接続されている。この接続箇所である出力取り出しノードから出力(OUT)を取り出すように構成されている。
P型出力トランジスタPout1、第2P型ドライバトランジスタP2、及び第1P型ドライバトランジスタP1のソースは、一の電源手段Vccに接続されている。また、第1P型ドライバトランジスタP1と、第1N型ドライバトランジスタN1とのドレイン同士の接続点は、第2P型ドライバトランジスタP2のゲートに接続されている。また、第2P型ドライバトランジスタP2と、第2N型ドライバトランジスタN2とのドレイン同士の接続点は、第1P型ドライバトランジスタP1に接続されると共に、P型出力トランジスタPout1のゲートに接続されている。
N型出力トランジスタNout1、第2N型ドライバトランジスタN2、及び第1N型ドライバトランジスタN1のソースは、それぞれ接地されている。図8の破線で示す領域、すなわち、電源手段Vcc,P型出力トランジスタPout1,及びN型出力トランジスタNout1は、CMOS型の出力段101として機能することになる。
図9に示すトーテムポール型の駆動用IC200は、上述したCMOS型駆動用IC100と同様に3つの出力回路制御信号(第1出力回路制御信号S1、第2出力回路制御信号S2、第3出力回路制御信号S3)を備えており、以下の点を除いて上記CMOS型の駆動用IC100と同様の構成となっている。すなわち、上記例におけるCMOS型の出力段101の構成に代えて、N型FETトーテムポール型の出力段102を採用している点が異なる。具体的には、N型FETトーテムポール型の出力段102は、二つのN型出力トランジスタ(第1N型出力トランジスタNout1、第2N型出力トランジスタNout2)、ツェナーダイオードD1、電源手段Vccを備えている。
上記CMOS型の出力段101の構成と異なる点について説明する。第3出力回路制御信号S3は、第1N型出力トランジスタNout1のゲートに接続されている。この第1N型出力トランジスタNout1のドレインは、第2N型出力トランジスタNout2のドレインに接続されている。この接続箇所である出力取り出しノードから出力(OUT)を取り出すように構成されている点は、上記CMOS型駆動用ICと共通である。一方、この接続箇所と、第2P型ドライバトランジスタP2及び第2N型ドライバトランジスタN2とのドレイン同士の接合点との間にはツェナーダイオードD1が配設されている。そして、このツェナーダイオードD1のカソードは、第2N型出力トランジスタNout2のゲートに接続されている。第2N型出力トランジスタNout2のソースは、電源手段Vccに接続され、第1N型出力トランジスタNout1のソースは、接地されている。
なお、電源手段Vccが、第1P型ドライバトランジスタP1、第2P型ドライバトランジスタP2に接続されている点は、上記CMOS型駆動用ICと同様である。また、第1P型ドライバトランジスタP1、第2P型ドライバトランジスタP2、第1N型ドライバトランジスタN1,第2N型ドライバトランジスタN2、第1出力回路制御信号S1,及び第2出力回路制御信号S2の配置については、上述した点以外は上記CMOS型の駆動用IC100と同様である。
特開平11−231829号公報
しかしながら、上記第1の従来例及び第2の従来例においては、高い電流能力を有した電界効果トランジスタを用いた場合、ノイズが大きくなってしまうという問題があった。
図10に、第1の従来例及び第2の従来例に係る出力段にある電界効果トランジスタのうち、出力制御信号が他の電界効果トランジスタを介さずに入力される電界効果トランジスタ(以下、「第1電界効果トランジスタ」と言う)として機能するN型出力トランジスタNout1のゲート電極に対する信号配線の接続状態を説明するための模式的平面図を示す。図10中、103は分離溝、104はソース拡散層、105はドレイン拡散層、106はゲート電極、107は信号配線、108aは第1セル、108bは第2セル、108cは第3セルを示している。
N型出力トランジスタNout1としては、セルに分割されていない態様もあり得るが、ここでは3個のセルに分割されている場合を考える。信号配線107は、同図に示すように3個のセル(108a、108b、108c)内のゲート電極106に対して共通配線として接続されている。このため、N型出力トランジスタNout1内の3個のセル(108a、108b、108c)は、ほぼ同時かつ瞬時にON/OFF動作が行われることになる。その結果、出力波形の立ち下がり(あるいは、立ち上がり)当初から第1電界効果トランジスタ(N型出力トランジスタNout1)の最大の電流能力状態で動作させていた。
出力波形の立ち下がり(あるいは、立ち上がり)当初から第1電界効果トランジスタの最大の電流能力状態で動作させる場合、スイッチング波形が急峻になることは避けられず、これがノイズの発生源となってしまっていた。このノイズを抑制する方法として、電界効果トランジスタの電流能力を抑制する方法がある。しかしながら、特に、表示装置用の駆動用ICにおいては、高い電流能力を備えた電界効果トランジスタが求められる場合が多い。そこで、電界効果トランジスタの電流能力如何に関わらず、ノイズレベルを低減できる技術が強く要望されていた。
本発明に係る駆動用ICは、表示装置に搭載される駆動用ICであって、出力段にある電界効果トランジスタのうち、出力制御信号が他の電界効果トランジスタを介さずに入力される第1電界効果トランジスタのゲート電極が複数に分割され、この複数のゲート電極の少なくとも一部のON/OFFタイミングをずらす遅延手段を備えているものである。
本発明に係る駆動用ICによれば、第1電界効果トランジスタのゲート電極を複数に分割して、その少なくとも一部のON/OFFタイミングをずらすことにより、従来のように電界効果トランジスタの電流能力を抑制せずして、立ち下がり(あるいは立ち上がり)当初の余分な能力を抑制できる。このため、電界効果トランジスタの電流能力如何に関わらず急峻なスイッチングによるノイズレベルを低減させることができる。
本発明によれば、電界効果トランジスタの電流能力如何に関わらずノイズレベルを低減できる駆動用IC、及びこれを搭載した表示装置を提供することができるという優れた効果を有する。
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。
[実施形態1]
図1は、本実施形態1に係るCMOS型の駆動用ICの概要回路図である。図1に示すCMOS型の駆動用IC50は、3つの出力回路制御信号(第1出力回路制御信号S1、第2出力回路制御信号S2、第3出力回路制御信号S3)及び、これらにそれぞれ順に直列に接続される第1導電型の電界効果トランジスタ、第2導電型の電界効果トランジスタを備えている。具体的には、第1出力回路制御信号S1は、第1N型(第1導電型)ドライバトランジスタN1のゲートに、第2出力回路制御信号S2は、第2N型ドライバトランジスタN2のゲートに、それぞれ接続されている。
図1は、本実施形態1に係るCMOS型の駆動用ICの概要回路図である。図1に示すCMOS型の駆動用IC50は、3つの出力回路制御信号(第1出力回路制御信号S1、第2出力回路制御信号S2、第3出力回路制御信号S3)及び、これらにそれぞれ順に直列に接続される第1導電型の電界効果トランジスタ、第2導電型の電界効果トランジスタを備えている。具体的には、第1出力回路制御信号S1は、第1N型(第1導電型)ドライバトランジスタN1のゲートに、第2出力回路制御信号S2は、第2N型ドライバトランジスタN2のゲートに、それぞれ接続されている。
第3出力回路制御信号S3は、第1導電型の電界効果トランジスタとして第1N型出力トランジスタNout1、第2N型出力トランジスタNout2、第3N型出力トランジスタNout3に信号配線を介してそれぞれ並列に接続されている。そして、第3出力回路制御信号S3と、第2N型出力トランジスタNout2との間には第1遅延回路DC1が配設され、第3出力回路制御信号S3と、第3N型出力トランジスタNout3との間には第2遅延回路DC2、第3遅延回路DC3が、この順に接続されている。
第1N型出力トランジスタNout1、第2N型出力トランジスタNout2、及び第3N型出力トランジスタNout3は、それぞれのドレインにおいて第2導電型の電界トランジスタたるP型(第2導電型)出力トランジスタPout1に接続されている。これらの接続箇所である出力取り出しノードが出力端子(OUT)に接続されている。
P型出力トランジスタPout1、第2P型ドライバトランジスタP2、及び第1P型ドライバトランジスタP1のソースは、一の電源手段Vccに接続されている。第1N型ドライバトランジスタN1は、そのドレインにおいて第1P型ドライバトランジスタP1のドレインに接続されている。また、第2N型ドライバトランジスタN2は、そのドレインにおいて第2P型ドライバトランジスタP2のドレインに接続されている。また、第1P型ドライバトランジスタP1と、第1N型ドライバトランジスタN1とのドレイン同士の接続点は、第2P型ドライバトランジスタP2のゲートに接続されている。また、第2P型ドライバトランジスタP2と、第2N型ドライバトランジスタN2とのドレイン同士の接続点は、第1P型ドライバトランジスタP1に接続されると共に、P型出力トランジスタPout1のゲートに接続されている。
第1N型出力トランジスタNout1、第2N型出力トランジスタNout2、第3N型出力トランジスタNout3、第2N型ドライバトランジスタN2、及び第1N型ドライバトランジスタN1のソースは、それぞれ接地されている。図1の破線で示す領域、すなわち、電源手段Vcc,P型出力トランジスタPout1,及び第1N型出力トランジスタNout1、第2N型出力トランジスタNout2、及び第3N型出力トランジスタNout3は、CMOS型の出力段1として機能することになる。なお、第1N型出力トランジスタNout1、第2N型出力トランジスタNout2、及び第3N型出力トランジスタNout3をまとめて、ここでは、「第1電界効果トランジスタ」とも呼ぶことにする。
図2に、第1電界効果トランジスタ(第1N型出力トランジスタNout1、第2N型出力トランジスタNout2、及び第3N型出力トランジスタNout3)のゲート電極に対する信号配線の接続状態を説明するための模式的平面図を示す。図2中の3は分離溝、4はソース拡散層、5はドレイン拡散層、6はゲート電極、7は信号配線を示している。また、8aは第1N型出力トランジスタNout1のゲート電極を含む第1セル、8bは第2N型出力トランジスタNout2のゲート電極を含む第2セル、及び8cは第3N型出力トランジスタNout3のゲート電極を含む第3セルを示している。
信号配線7は、第1セル8a、第2セル8b、及び第3セル8cそれぞれのゲートのON/OFFタイミングをずらすように分岐配線とし、第2セル8bに信号を伝送するための信号配線上に第1遅延回路DC1を、第3セル8cに信号を伝送するための信号配線上に第2遅延回路DC2及び第3遅延回路DC3を設ける。ここで、第1遅延回路DC1、第2遅延回路DC2、第3遅延回路DC3は、同一の回路のものを設ける。これにより、部品の共通化を図ることができる。各セル内には、それぞれ2つのゲート電極6を備え、セル内にある各ゲート電極それぞれと接続するように、信号配線7はさらに最終的に分岐接続されている。これにより、セル内にあるゲート電極6に同時にON/OFFされる。
第1遅延回路DC1、第2遅延回路DC2、及び第3遅延回路DC3を設けることにより、出力立ち下げ時(あるいは出力立ち上げ時)に、第1N型出力トランジスタNout1、第2N型出力トランジスタNout2、及び第3N型出力トランジスタNout3のゲートのON/OFFタイミングを段階的にずらすことができる。その結果、最大の電流能力でスイッチングすることを避けることができる。
図3に、本実施形態1に係る表示装置用の駆動用ICの出力立ち下がり波形を示す。本実施形態1の駆動ICの構成によれば、同図に示すように、多段階に変速制御させることができる。これにより、立ち下がり(あるいは立ち上がり)当初の余分な能力を抑制でき、急峻なスイッチングによるノイズレベルを低減させることができる。
図3に、本実施形態1に係る表示装置用の駆動用ICの出力立ち下がり波形を示す。本実施形態1の駆動ICの構成によれば、同図に示すように、多段階に変速制御させることができる。これにより、立ち下がり(あるいは立ち上がり)当初の余分な能力を抑制でき、急峻なスイッチングによるノイズレベルを低減させることができる。
第1の従来例においては、上述した高い電流能力を有したトランジスタを用いた場合にノイズが大きくなってしまうという問題点の他、表示装置側の駆動方法による出力負荷変動の依存性が大きいという問題があった。これは、常に最大の電流能力状態で動作するためである。図11に、第1の従来例に係る駆動用IC100の立ち下がり時の出力波形の負荷依存性を示す。同図に示すように、表示装置側の駆動方法による出力負荷変動の依存性を大きく受けてしまう。かかる問題については、ノイズ抑制効果の場合と異なりトランジスタの電流能力を抑制したとしても改善することはできなかった。第2の従来例についても、同様である。
図4に、本実施形態1に係る駆動用IC50の立ち下がり時の出力波形の負荷依存性を示す。本実施形態1に係る駆動用IC50によれば、同図に示すように、表示装置側の駆動方法による出力負荷変動の依存性を、上記第1の従来例及び第2の従来例に比して低減することができる。これは、上述したように第1N型出力トランジスタNout1、第2N型出力トランジスタNout2、及び第3N型出力トランジスタNout3のゲートのON/OFFタイミングを段階的にずらすことができるため、立ち下がり(あるいは立ち上がり)当初の余分な能力を抑制できるためである。また、電子機器が作動中に電子回路から発生する電磁波が周辺の他の電子機器の作動に悪影響を及ぼす現象である、いわゆるEMI(ELECTROMAGNETIC INTERFERENCE)の低減効果も得られる。
なお、図2に示したゲート電極6及びこれに接続される信号配線7の個数等は、説明の便宜上のものであり、任意の数とすることができることは言うまでもない。また、各遅延回路DC(DC1、DC2、DC3)は、同一の遅延時間を有する同一の遅延回路DCを設けてもよいし、異なるものにより構成してもよい。第2遅延回路DC2と第3遅延回路DC3とを一つの遅延回路DCとし、かつ、その一つの遅延回路DCの遅延時間が、第1遅延回路DC1の遅延時間と異なるものとすることにより、上記と同様の回路構成を実現することもできる。また、複数に分割されたセル毎に遅延時間を異ならしめる態様のみならず、求められる表示装置の性能、特性に応じて、適宜遅延時間が同じセルを複数備えるように構成してもよい。また、一のセル内、例えば第1セル8aの二つのゲート電極に信号を伝送させるために最終分岐せしめた信号配線7上に遅延回路DCを設けることにより、同一セル内のゲート電極6のON/OFFタイミングをずらすようにしてもよい。
[実施形態2]
次に、上記実施形態1と異なる駆動用ICについて説明する。なお、以降の説明において、上記実施形態と同一の要素部材は同一の符号を付し、適宜その説明を省略する。
次に、上記実施形態1と異なる駆動用ICについて説明する。なお、以降の説明において、上記実施形態と同一の要素部材は同一の符号を付し、適宜その説明を省略する。
図5は、本実施形態2に係るN型トーテムポール型の駆動部ICの概要回路図である。本実施形態2に係るトーテムポール型の駆動用IC51は、上述したCMOS型駆動用IC50と同様に3つの出力回路制御信号(第1出力回路制御信号S1、第2出力回路制御信号S2、第3出力回路制御信号S3)を備えており、以下の点を除いて上記CMOS型の駆動用IC100と同様の構成となっている。すなわち、上記例におけるCMOS型の出力段1の構成に代えて、N型FETトーテムポール型の出力段2を採用している点が異なる。具体的には、N型FETトーテムポール型の出力段2は、4つのN型出力トランジスタ(第1N型出力トランジスタNout1、第2N型出力トランジスタNout2、第3N型出力トランジスタNout3、第4N型出力トランジスタNout4)、ツェナーダイオードD1、電源手段Vccを備えている。
以下、上記CMOS型の出力段1の構成と異なる点について説明する。第3出力回路制御信号S3は、第1N型出力トランジスタNout1、第2N型出力トランジスタNout2、及び第3N型出力トランジスタNout3のゲートに接続されている。これらのドレインは、第4N型出力トランジスタNout4のドレインに接続されている。この接続箇所である出力取り出しノードが出力端子(OUT)に接続されている点は、上記CMOS型駆動用ICと共通である。
一方、第1N型出力トランジスタNout1のドレイン及び第4N型出力トランジスタNout4のゲートの接合点と、第2N型出力トランジスタNout2のドレイン及び第4N型出力トランジスタNout4のソースの接合点との間には、ツェナーダイオードD1が配設されている。第2N型出力トランジスタNout2、第3N型出力トランジスタNout3は、ツェナーダイオードD1のアノード側に接続されることになる。これにより、ダイオードを介して出力を立ち下げることが可能となり、立ち下げを効率よく行うことができる。第4N型出力トランジスタNout4のソースは電源手段Vccに接続され、第1N型出力トランジスタNout1、第2N型出力トランジスタNout2、及び第3N型出力トランジスタNout3のソースは、接地されている。
なお、電源手段Vccが、第1P型ドライバトランジスタP1、第2P型ドライバトランジスタP2に接続されている点は、上記CMOS型駆動用ICと同様である。また、第1P型ドライバトランジスタP1、第2P型ドライバトランジスタP2、第1N型ドライバトランジスタN1,第2N型ドライバトランジスタN2、第1出力回路制御信号S1,及び第2出力回路制御信号S2の配置については、上述した点以外は上記CMOS型駆動用IC50と同様である。
図5の破線で示す領域、すなわち、電源手段Vcc、第1N型出力トランジスタNout1、第2N型出力トランジスタNout2、第3N型出力トランジスタNout3、第4N型出力トランジスタNout4、及びツェナーダイオードD1は、トーテムポール型の出力段2として機能することになる。なお、第1N型出力トランジスタNout1、第2N型出力トランジスタNout2、及び第3N型出力トランジスタNout3をまとめて、ここでは、「第1電界効果トランジスタ」とも呼ぶことにする。
本実施形態2に係るトーテムポール型の駆動用IC51においても、第1電界効果トランジスタ(第1N型出力トランジスタNout1、第2N型出力トランジスタNout2、及び第3N型出力トランジスタNout3)のゲート電極に対する信号配線の接続状態を説明するための模式的平面図としては、上記実施形態1で示した図2と同様に表すことができる。また、駆動用ICの出力立ち下がり波形、立ち下がり時の出力波形の負荷依存性についても、上記実施形態1と同様の結果を得ることができる(図3及び図4参照)。その結果、トランジスタの電流能力如何に関わらずノイズレベルを低減できる駆動ICを提供することができる。また、上記実施形態1と同様にEMIの低減効果も得られる。さらに、従来例に比して、表示装置側の駆動方法による出力負荷変動の依存性を低減することができる。
[実施形態3]
次に、上記実施形態1及び実施形態2とは異なる駆動用ICについて説明する。本実施形態3に係る駆動用ICの回路構成は、以下の点を除く基本的な構成は、図8に示す第1の従来例に係る駆動用IC100と同じである。すなわち、上記第1の従来例1に係る駆動用IC100は、同時に全セル8がON/OFFされる構成となっていたが、本実施形態3に係る駆動用ICは、それぞれのゲートのON/OFFタイミングをずらすように構成されている点が異なる。
次に、上記実施形態1及び実施形態2とは異なる駆動用ICについて説明する。本実施形態3に係る駆動用ICの回路構成は、以下の点を除く基本的な構成は、図8に示す第1の従来例に係る駆動用IC100と同じである。すなわち、上記第1の従来例1に係る駆動用IC100は、同時に全セル8がON/OFFされる構成となっていたが、本実施形態3に係る駆動用ICは、それぞれのゲートのON/OFFタイミングをずらすように構成されている点が異なる。
具体的には、上記第1の従来例1に係る駆動用IC100は、各セル内にあるゲート電極106それぞれに第3出力制御信号S3を入力するための信号配線107を分岐させて接続させていたが、本実施形態3においては、複数あるゲート電極6aのうちの一つのみに第3出力制御信号S3を伝送する信号配線7aを接続させている。そして、図6に示すように、当該信号配線7aが接続されたゲート電極6aから、順次、隣接するゲート電極6aを信号配線7b及び高抵抗ポリシリコン9により接続せしめて出力制御信号S3を伝送する。ここで、高抵抗ポリシリコンとは、抵抗値が1kΩ以上のものが好ましい。
図7に、本実施形態3に係る駆動用ICの出力波形の立ち下がり時の様子を示す。本実施形態においては、上記構成とすることにより、各セルのON/OFFタイミングを順を追って徐々にずらすことができる。その結果、同時にON/OFF動作が行われることを回避できる。そして、同図に示すように無段階に立ち下がり(立ち上がり)波形を変速制御することができ、ノイズレベルの低減を実現できる。
本実施形態3によれば、上記構成とすることにより、トランジスタの電流能力如何に関わらずノイズレベルを低減できる駆動ICを提供することができる。また、上記実施形態1と同様にEMIの低減効果も得られる。さらに、従来例に比して、表示装置側の駆動方法による出力負荷変動の依存性を低減することができる。
なお、本実施形態3においては、一のトランジスタ内にあるゲート電極6aそれぞれのON/OFFタイミングがずれるように構成したが、求められる表示装置の性能、特性等に応じて適宜、第3出力制御信号S3とゲート電極とを接続するための信号配線7aを、複数のゲート電極6aの共通配線としてもよい。また、高抵抗ポリシリコン9に代えて、ゲート電極として諸特性を満足し得るものであって、かつ抵抗値が1kΩ以上の材料を用いてもよい。1kΩ以上の材料を用いることにより、ゲートによるON/OFFタイミングを効果的にずらすことができる。抵抗値は、100kΩ未満とすることが好ましい。100kΩ以上となると、ON抵抗が大きくなり、立ち下がり(立ち上がり)の能力が低下して、動作上の不具合が生じる恐れがあるためである。
従来においては、ゲート電極は、抵抗値が数Ω〜数10Ωの材料(例えば、ポリシリコン材料)により構成していたが、このゲート電極6a自体の抵抗値を1kΩ以上の材料(例えば、ポリシリコン)により構成してもよい。この場合も、上記と同様の理由により抵抗値が100kΩ未満の材料を採用することが好ましい。ゲート電極6a自体を1kΩ以上の材料(例えばポリシリコン)とすることにより、さらに効果的にノイズレベルの低減効果、表示装置側の駆動方法による出力負荷変動の依存性の低減を図ることができる。
なお、本実施形態3の態様と、上記実施形態1又は実施形態2の態様とを併用させることもできる。
なお、本実施形態3の態様と、上記実施形態1又は実施形態2の態様とを併用させることもできる。
1 CMOS型の出力段
2 N型FETトーテムポールの出力段
3 分離溝
4 ソース拡散層
5 ドレイン拡散層
6 ゲート電極
7 ゲート信号配線
8a 第1セル
8b 第2セル
8c 第3セル
9 接続配線(高抵抗ポリシリコン)
P1 第1P型ドライバトランジスタ
P2 第2P型ドライバトランジスタ
Pout1 P型出力トランジスタ
N1 第1N型ドライバトランジスタ
N2 第2N型ドライバトランジスタ
Nout1 第1N型出力トランジスタ
Nout2 第2N型出力トランジスタ
Nout3 第3N型出力トランジスタ
Nout4 第4N型出力トランジスタ
D1 ツェナ−ダイオード
S1 第1出力回路制御信号
S2 第2出力回路制御信号
S3 第3出力回路制御信号
DC1 第1遅延回路
DC2 第2遅延回路
DC3 第1遅延回路
Vcc 電源手段
2 N型FETトーテムポールの出力段
3 分離溝
4 ソース拡散層
5 ドレイン拡散層
6 ゲート電極
7 ゲート信号配線
8a 第1セル
8b 第2セル
8c 第3セル
9 接続配線(高抵抗ポリシリコン)
P1 第1P型ドライバトランジスタ
P2 第2P型ドライバトランジスタ
Pout1 P型出力トランジスタ
N1 第1N型ドライバトランジスタ
N2 第2N型ドライバトランジスタ
Nout1 第1N型出力トランジスタ
Nout2 第2N型出力トランジスタ
Nout3 第3N型出力トランジスタ
Nout4 第4N型出力トランジスタ
D1 ツェナ−ダイオード
S1 第1出力回路制御信号
S2 第2出力回路制御信号
S3 第3出力回路制御信号
DC1 第1遅延回路
DC2 第2遅延回路
DC3 第1遅延回路
Vcc 電源手段
Claims (8)
- 表示装置に搭載される駆動用ICであって、
出力段にある電界効果トランジスタのうち、出力制御信号が他の電界効果トランジスタを介さずに入力される第1電界効果トランジスタのゲート電極が複数に分割され、
この複数のゲート電極の少なくとも一部のON/OFFタイミングをずらす遅延手段を備えている駆動用IC。 - 請求項1に記載の駆動用ICにおいて、
前記遅延手段として、前記第1電界効果トランジスタの複数のゲート電極のうちの少なくとも一部に、前記出力制御信号を独立に伝送する独立信号配線と、当該独立信号配線の少なくとも一部に遅延回路とを備えていることを特徴とする駆動用IC。 - 請求項1又は2に記載の駆動用ICにおいて、
前記第1電界効果トランジスタを複数備え、前記遅延手段により前記第1電界効果トランジスタ毎に前記ゲート電極のON/OFFタイミングをずらすことを特徴とする駆動用IC。 - 請求項1又は2に記載の駆動用ICにおいて、
前記遅延手段として、少なくとも一の前記第1電界効果トランジスタを複数のゲート電極に分割し、前記出力制御信号を入力する入力端子から信号配線に接続されたゲート電極と、当該信号配線に接続されていないゲート電極との間が、抵抗値が1kΩ以上の材料により連結されていることを特徴とする駆動用IC。 - 請求項1に記載の駆動用ICにおいて、
前記遅延手段として、前記第1電界効果トランジスタの複数のゲート電極のうちの少なくとも一部が、抵抗値の異なる材料により構成されていることを特徴とする駆動用IC。 - 請求項2〜5のいずれか1項に記載の駆動用ICにおいて、
前記ゲート電極の少なくとも一部が、抵抗値が1kΩ以上の材料により構成されていることを特徴とする駆動用IC。 - 請求項4又は6に記載の駆動用ICにおいて、
前記抵抗値が1kΩ以上の材料が、ポリシリコンであることを特徴とする駆動用IC。 - 請求項1〜7のいずれか1項に記載の駆動用ICが搭載された表示装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005322596A JP2007127992A (ja) | 2005-11-07 | 2005-11-07 | 駆動用ic及び表示装置 |
US11/556,873 US20070103458A1 (en) | 2005-11-07 | 2006-11-06 | Driving ic and display device |
CNA200610143951XA CN1963896A (zh) | 2005-11-07 | 2006-11-07 | 驱动ic和显示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005322596A JP2007127992A (ja) | 2005-11-07 | 2005-11-07 | 駆動用ic及び表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007127992A true JP2007127992A (ja) | 2007-05-24 |
Family
ID=38003282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005322596A Withdrawn JP2007127992A (ja) | 2005-11-07 | 2005-11-07 | 駆動用ic及び表示装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20070103458A1 (ja) |
JP (1) | JP2007127992A (ja) |
CN (1) | CN1963896A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI357060B (en) * | 2007-06-21 | 2012-01-21 | Chunghwa Picture Tubes Ltd | Gate driving circuit and power control circuit |
CN105139826B (zh) * | 2015-10-22 | 2017-09-22 | 重庆京东方光电科技有限公司 | 信号调整电路和显示面板驱动电路 |
CN105405423B (zh) * | 2015-12-15 | 2019-01-15 | 深圳市华星光电技术有限公司 | 栅极驱动装置及其阵列基板 |
CN111048047A (zh) * | 2019-12-31 | 2020-04-21 | 太原智林信息技术股份有限公司 | 一种用于大尺寸电子白板机械扫描装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5060037A (en) * | 1987-04-03 | 1991-10-22 | Texas Instruments Incorporated | Output buffer with enhanced electrostatic discharge protection |
US5021775A (en) * | 1989-02-27 | 1991-06-04 | Motorola, Inc. | Synchronization method and circuit for display drivers |
US5677555A (en) * | 1995-12-22 | 1997-10-14 | Cypress Semiconductor Corp. | Output driver transistor with multiple gate bodies |
US6057718A (en) * | 1997-02-26 | 2000-05-02 | Micron Technology, Inc. | Method and apparatus for a charge conserving driver circuit for capacitive loads |
US5966036A (en) * | 1997-09-09 | 1999-10-12 | S3 Incorporated | System and method for a mixed voltage drive system for floating substrate technology |
JP3667690B2 (ja) * | 2001-12-19 | 2005-07-06 | エルピーダメモリ株式会社 | 出力バッファ回路及び半導体集積回路装置 |
-
2005
- 2005-11-07 JP JP2005322596A patent/JP2007127992A/ja not_active Withdrawn
-
2006
- 2006-11-06 US US11/556,873 patent/US20070103458A1/en not_active Abandoned
- 2006-11-07 CN CNA200610143951XA patent/CN1963896A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
US20070103458A1 (en) | 2007-05-10 |
CN1963896A (zh) | 2007-05-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN111210776B (zh) | 栅极驱动电路、显示面板 | |
KR100574488B1 (ko) | 레벨 쉬프터 | |
US7826297B2 (en) | Power supply switching circuit | |
JP2006121654A (ja) | レベル変換回路 | |
US7659767B2 (en) | Boost circuit and level shifter | |
JP4545548B2 (ja) | 半導体集積回路及び半導体装置 | |
JP2007027676A (ja) | レベルシフタesdプロテクション回路 | |
JP2010233064A (ja) | 半導体装置 | |
US7151391B2 (en) | Integrated circuit for level-shifting voltage levels | |
US20170264297A1 (en) | Input-output receiver | |
JP2007127992A (ja) | 駆動用ic及び表示装置 | |
US8988262B2 (en) | Delay circuit and digital to time converter | |
JP2006295322A (ja) | レベルシフタ回路 | |
US8203518B2 (en) | Display device | |
US7288964B2 (en) | Voltage selective circuit of power source | |
US20090284287A1 (en) | Output buffer circuit and integrated circuit | |
JP4667928B2 (ja) | レベルコンバート回路および半導体装置 | |
JP2010021818A (ja) | 多機能ドライバ回路 | |
US20140035550A1 (en) | Voltage regulator circuit | |
JP3666185B2 (ja) | パストランジスタロジック回路 | |
US7557634B2 (en) | Low-power consumption high-voltage CMOS driving circuit | |
JP3586985B2 (ja) | 半導体装置の出力回路 | |
JP2008022329A (ja) | 出力制御回路 | |
JP2003273714A (ja) | 負荷駆動回路および負荷駆動回路を有する半導体装置 | |
JP2007335617A (ja) | 半導体集積回路の設計方法およびデューティ比改善セル |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081016 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090520 |