CN1963896A - 驱动ic和显示装置 - Google Patents

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CN1963896A CNA200610143951XA CN200610143951A CN1963896A CN 1963896 A CN1963896 A CN 1963896A CN A200610143951X A CNA200610143951X A CN A200610143951XA CN 200610143951 A CN200610143951 A CN 200610143951A CN 1963896 A CN1963896 A CN 1963896A
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Abstract

本发明涉及一种驱动IC和显示装置。根据本发明的实施例，装在显示装置中的驱动IC包括：在输出级上的场效应晶体管中的第一场效应晶体管，不通过其它场效应晶体管而向所述第一场效应晶体管提供一控制信号；设置在该第一场效应晶体管中的许多个分开的栅电极；以及改变多个栅电极中至少一部分的打开/关闭时间的延迟单元。

Description

驱动IC和显示装置
技术领域
本发明涉及安装在显示装置中的驱动IC，和装有该驱动IC的显示装置。
背景技术
作为显示装置中的驱动IC(集成电路)(例如，公开号11-231829的日本未审查专利)的输出电路的结构示例，具有熟知的CMOS(互补金属氧化物半导体)型电路和图腾柱型电路，所述CMOS型电路由P-型场效应晶体管(FET)和N-型场效应晶体管构成，所述图腾柱型电路由两个N-型场效应晶体管构成。
图8是背景技术1的CMOS型驱动IC的主要部分的电路图。图9是背景技术2的N-型图腾柱型驱动IC的主要部分的电路图。
图8的COMS型驱动IC100包括：用于三个输出电路控制信号(第一输出电路控制信号S1，第二输出电路控制信号S2，和第三输出电路控制信号S3)的各端点，和与这些端点依次串联的第一电导型场效应晶体管和第二电导型场效应晶体管。具体来说，第一输出电路控制信号S1的端点与第一N-沟道(在下文中简称为“N-型(第一电导型)”)驱动晶体管N1的栅极相连。第二输出电路控制信号S2的端点与第二N-型驱动晶体管N2的栅极相连。第三输出电路控制信号S3的端点与N-型输出晶体管Nout1相连。
此外，第一N-型驱动晶体管N1具有与第一P-沟道(在下文简称为“P-型(第二电导型)”)驱动晶体管P1的漏极端子相连的漏极端子。第二N-型驱动晶体管N2具有与第二P-型驱动晶体管P2的漏极端子相连的漏极端子。另外，N-型输出晶体管Nout1具有与P-型输出晶体管Pout1的漏极端子相连的漏极端子。将该电路设计成使得输出信号(OUT)从作为它们之间的连接点的输出节点发出。
P-型输出晶体管Pout1、第二p-型驱动晶体管P2和第一P-型驱动晶体管P1的各源极端子与一个电源单元Vcc相连。在第一P-型驱动晶体管P1和第一N-型驱动晶体管N1之间的连接点与第二P-型驱动晶体管P2的栅极相连。将第二P-型驱动晶体管P2和第二N-型驱动晶体管N2的各漏极端子之间的连接点连接到第一P-型驱动晶体管P1的栅极以及P-型输出晶体管Pout1的栅极。
N-型输出晶体管Nout1、第二N-型驱动晶体管N2和第一N-型驱动晶体管N1的各源极端子每个都接地。图8的虚线包围的部分作为CMOS型输出级101，即电源单元Vcc、P-型输出晶体管Pout1和N-型输出晶体管Nout1。
类似于上文提到的CMOS型驱动IC100，图9的图腾柱型驱动IC200包括用于三个输出电路控制信号(第一输出电路控制信号S1、第二输出电路控制信号S2，和第三输出电路控制信号S3)的各端点，并且除使用N-型FET图腾柱型输出级102替代上面例子中的CMOS型输出级101以外，它的结构和CMOS型驱动IC100相同。更具体说，N-型FET图腾柱型输出级102包括两个N-型输出晶体管(第一N-型输出晶体管Nout1和第二N-型输出晶体管Nout2)、齐纳二极管D1，和电源单元Vcc。
现在，给出对N-型FET图腾柱型输出级102的结构和CMOS型输出级101的结构之间的差异点的描述。第三输出电路控制信号S3的端点与第一N-型输出晶体管Nout1的栅极相连。第一N-型输出晶体管Nout1的漏极端子与第二N-型输出晶体管Nout2的漏极端子相连。与在CMOS型驱动IC中一样，输出信号(OUT)从作为它们之间的连接点的输出节点提供。另一方面，齐纳二极管D1设置在上述的连接点和第二P-型驱动晶体管P2与第二N-型驱动晶体管N2的漏极端子间的连接点之间。齐纳二极管D1的负极与第二N-型输出晶体管Nout2的栅极相连。第二N-型输出晶体管Nout2的源极端子与电源单元Vcc相连，第一N-型输出晶体管Nout1的源极端子接地。
顺便提一句，和在CMOS型驱动IC中一样，电源单元Vcc与第一P-型驱动晶体管P1和第二p-型驱动晶体管P2相连。此外，除了上面描述的点以外，第一P-型驱动晶体管P1、第二P-型驱动晶体管P2、第一N-型驱动晶体管N1、第二N-型驱动晶体管N2、第一输出电路控制信号S1的端点、第二输出电路控制信号S2的端点的排列和CMOS型驱动IC100一样。
但是，背景技术1和2涉及一个问题，即，如果使用高电流输出电源的场效应晶体管，就增加了噪音电平。
图10示出了信号线是怎样与背景技术1和2的N-型输出晶体管Nout1的栅电极相连的平面示意图。在背景技术1和2的输出级处的场效应晶体管中，N-型输出晶体管Nout1作为一个不用通过其它场效应晶体管而向其提供一输出控制信号的场效应晶体管(在下文中称为“第一场效应晶体管”)。在图10中，以下附图标记分别表示：103，绝缘沟槽；104，源极扩散层；105，漏极扩散层；106，栅极电极；107，信号线；108a，第一单元；108b，第二单元；108c，第三单元。
N-型输出晶体管Nout1可以分为多个单元。在这例子中，假设将N-型输出晶体管Nout1分为三个单元。如图10所示，信号线107充当公用线与在这三个单元(108a、108b、108c)中的栅电极106相连。因此，在N-型输出晶体管Nout1中的三个单元(108a、108b、108c)在大体相同的时间瞬间被打开/关闭。结果，第一场效应晶体管(N-型输出晶体管Nout1)随着仅来自输出波形的下降沿(或上升沿)的最大电流输出功率而运行。
在第一场效应晶体管随着仅来自输出波形的下降沿(或上升沿)的最大电流输出功率而运行的情况下，切换波形不可避免地变得陡峭，从而引起噪音。作为抑制噪音的方法，已经报道过抑制场效应晶体管的电流输出功率的方法。但是，在许多情况下，用于显示装置的驱动IC特别需要高电流输出功率的场效应晶体管。为此，对不管场效应晶体管的电流输出功率如何而减少噪音电平的技术的需求日益增加。
发明内容
根据本发明的一个方面，安装在显示装置中的驱动IC，包括：在输出级的场效应晶体管中的第一场效应晶体管，不用通过其它场效应晶体管而向其提供一输出控制信号；设置在第一场效应晶体管中的多个分开的栅电极；和改变所述栅电极中至少一部分的打开/关闭时间的延迟单元。
根据本发明的驱动IC，第一场效应晶体管的栅电极被分为多个电极，以改变这些电极中至少一部分的打开/关闭时间，使得有可能不像背景技术那样，无须控制场效应晶体管的电流输出功率，就可以抑制仅在下降沿(或上升沿)的过度的电流输出功率。因此，有可能减少由于突然的切换操作而引起的噪音电平的增加，而不管场效应晶体管的电流输出功率如何。
作为本发明的有益的效果，可以提供能够不管场效应晶体管的电流输出功率如何而减少噪音电平的驱动IC，以及安装该驱动IC的显示装置。
附图说明
通过下面结合附图的描述，本发明的上述或其它目标、优点和特征将变得更加清楚，其中：
图1是根据本发明的第一实施例的CMOS型驱动IC的主要部分的电路图；
图2是示出信号线如何与第一实施例的输出晶体管的栅电极相连的平面示意图；
图3示出了用于第一实施例的显示装置的驱动IC的输出电压的下降波形；
图4示出了在第一实施例的驱动IC中在下降沿的输出波形对于负载的依赖性；
图5是根据本发明的第二实施例的N-型图腾柱型驱动IC的主要部分的电路图；
图6是示出信号线如何与第三实施例的输出晶体管的栅电极相连的平面示意图；
图7示出了根据本发明的第三实施例在驱动IC中输出波形如何下降；
图8是背景技术1的CMOS型驱动IC的主要部分的电路图；
图9是背景技术2的N-型图腾柱型驱动IC的主要部分的电路图；
图10是示出信号线如何与背景技术1和2的输出晶体管的栅电极相连接的平面示意图；
图11示出了用于背景技术1和2的显示装置的驱动IC的输出电压的下降波形。
具体实施方式
现在通过参照说明性的实施例来描述本发明。本领域的技术人员将认识到使用本发明的教导可以完成许多替换实施例，以及本发明并不局限于用于说明目的的各示例性实施例。
第一实施例
图1是根据本发明第一实施例的CMOS型驱动IC的主要部分的电路图。图1的CMOS型驱动IC50包括：用于三个输出电路控制信号(第一输出电路控制信号S1，第二输出电路控制信号S2，和第三输出电路控制信号S3)的各端点，和与这些端点依次串联的第一电导型场效应晶体管和第二电导型场效应晶体管。具体来说，第一输出电路控制信号S1的端点与第一N-型(第一电导型)驱动晶体管N1的栅极相连。第二输出电路控制信号S2的端点与第二N-型驱动晶体管N2的栅极相连。
第三输出电路控制信号S3的端点通过各信号线并联到作为第一电导型场效应晶体管的第一N-型输出晶体管Nout1、第二N-型输出晶体管Nout2和第三N-型输出晶体管Nout3。在第三输出电路控制信号S3的端点和第二N-型输出晶体管Nout2之间设置第一延迟电路DC1。按第二延迟电路DC2和第三延迟电路DC3这样的顺序将它们连接在第三输出电路控制信号S3的端点和第三N-型输出晶体管Nout3之间。
第一N-型输出晶体管Nout1、第二N-型输出晶体管Nout2和第三N-型输出晶体管Nout3的漏极端子与作为第二电导型场效应晶体管的P-型(第二电导型)输出晶体管Pout1相连。作为它们之间的连接点的输出节点与输出端(OUT)相连。
P-型输出晶体管Pout1、第二P-型驱动晶体管P2和第一P-型驱动晶体管P1的源极端子与一个电源单元Vcc连接。第一N-型驱动晶体管N1具有与第一P-型驱动晶体管P1的漏极端子相连的漏极端子。此外，第二N-型驱动晶体管N2具有与第二P-型驱动晶体管P2的漏极端子相连的漏极端子。另外，将第一P-型驱动晶体管P1和第一N-型驱动晶体管N1的漏极端子之间的连接点连接到第二P-型驱动晶体管P2的栅极。将第二P-型驱动晶体管P2和第二N-型驱动晶体管N2的漏极端子之间的连接点连接到第一P-型驱动晶体管P1的栅极和P-型输出晶体管Pout1的栅极。
第一N-型输出晶体管Nout1、第二N-型输出晶体管Nout2和第三N-型输出晶体管Nout3、第二N-型驱动晶体管N2和第一N-型驱动晶体管N1的各源极端子每个都接地。由图1的虚线包围的部分作为CMOS型输出级1，即，电源单元Vcc、P-型输出晶体管Pout1、第一N-型输出晶体管Nout1、第二N-型输出晶体管Nout2和第三N-型输出晶体管Nout3。顺便说一下，第一N-型输出晶体管Nout1、第二N-型输出晶体管Nout2和第三N-型输出晶体管Nout3在这里也共同称为“第一场效应晶体管”。
图2是一平面示意图，示出了信号线如何与第一场效应晶体管(第一N-型输出晶体管Nout1、第二N-型输出晶体管Nout2和第三N-型输出晶体管Nout3)的栅电极相连。在图2中，以下附图标记分别代表：3，绝缘沟槽；4，源极扩散层；5，漏极扩散层；6，栅极电极；7，信号线。另外，附图标记8a代表包括第一N-型输出晶体管Nout1的栅电极的第一单元；8b代表包括第二N-型输出晶体管Nout2的栅电极的第二单元；8c代表包括第三N-型输出晶体管Nout3的栅电极的第三单元。
信号线7是分叉的，使得第一单元8a、第二单元8b和第三单元8c的栅极在不同时间打开/关闭。第一延迟电路DC1设置在用于向第二单元8b输送信号的信号线7上。第二延迟电路DC2和第三延迟电路DC3设置在用于向第三单元8c输送信号的信号线7上。在这例子中，第一延迟电路DC1、第二延迟电路DC2和第三延迟电路DC3具有相同的电路结构。因此，电路元件可以共用。每个单元包括两个栅电极6。此外，信号线7的末端是分叉的并且与在每个单元中的两个栅电极6连接。因此，每个单元中的栅电极6同时打开/关闭。
第一延迟电路DC1、第二延迟电路DC2和第三延迟电路DC3的提供使得有可能在输出电压的下降(或上升)沿以阶梯式的方式改变第一N-型输出晶体管Nout1、第二N-型输出晶体管Nout2和第三N-型输出晶体管Nout3的栅极的打开/关闭时间。结果，有可能避免第一场效应晶体管随着最大的电流输出功率而被切换的情况。
图3出示了用于第一实施例的显示装置的驱动电路的输出电压的下降波形。第一实施例的驱动IC的结构允许如图3所示的多级可变电压控制。因此，有能够抑制仅在下降沿(或上升沿)的过度的电流输出功率，并减少由于突然的切换操作而引起的噪音电平的增加。
背景技术1涉及输出负载变化相对显示装置的驱动方法的高度依赖性的问题，以及如果使用前面提到的高电流输出功率晶体管，则噪音电平增加的问题。这是因为电路始终随着最大电流输出功率而运行。图11示出了在背景技术1的驱动IC中，在它的下降沿上输出波形对于负载的依赖性。如图11所示，输出负载的变化相对显示装置驱动方法的依赖性是相当高的。与关于如何减少噪音电平的问题不同，即使晶体管的电流输出功率被抑制了，还是不能克服这个问题。这同样适用于背景技术2。
图4显示了在第一实施例的驱动IC50中在下降沿处的输出波形相对负载的依赖性。根据第一实施例的驱动IC50，如图4中所示，与背景技术1和2相比较，可以减少输出负载的变化对显示装置驱动方法的依赖性。这是因为如上面描述的，能够以阶梯式的方式改变第一N-型输出晶体管Nout1、第二N-型输出晶体管Nout2和第三N-型输出晶体管Nout3各栅极的打开/关闭时间，所以可以抑制仅在下降沿(或上升沿)处的过度的电流输出功率。此外，取得了抑制所谓的EMI(电磁干扰)的效果，EMI是一种现象，即，在电子设备的运行期间，从电子电路产生的电磁波对其它周围的设备产生不利影响。
顺便提一句，为了方便解释，图2的栅电极6的数量和与栅电极6相连的信号线7的数量是确定的，并且当然可以任意设定。此外，至于延迟电路DC(DC1、DC2和DC3)，可以使用具有相同延迟时间的相同的延迟电路DC，或者可以使用不同的延迟电路DC。此外，第二延迟电路DC2和第三延迟电路DC3可以集成到一个延迟电路DC中，使得这个延迟电路DC具有不同于第一延迟电路DC1的延迟时间，从而实现如上述电路的相似的电路构造。此外，该电路可以以这样一种方式构造，根据显示装置所要求的性能和特性，在多个分开的单元中延迟时间不同，或者对多个单元中的一些单元适当地设为相同的延迟时间。此外，可以在用于将信号传输到一个单元中的栅电极的最后(末端)分叉的信号线7(例如，将信号传输到在第一单元8a中的两个栅电极6)上设置延迟电路DC，以改变在一个单元中各栅电极6的打开/关闭时间。
第二实施例
接着，描述不同于第一实施例的驱动IC。顺便提一句，在下面的描述中，和第一实施例的元件相同的主要元件用同样的附图标记表示，并且如果没有必要，略去它们的描述。
图5是根据本发明的第二实施例的N-型图腾柱型驱动IC的主要部分的电路图。与上面的CMOS型驱动IC50相似，第二实施例的图腾柱型驱动IC51包括三个输出电路控制信号(第一输出电路控制信号S1、第二输出电路控制信号S2，和第三输出电路控制信号S3)的各端点，除了使用N-型FET图腾柱型输出级2替代在上面例子中的CMOS型输出级1之外，该图腾柱型驱动IC51的构造和CMOS型驱动IC100的相同。具体说，N-型FET图腾柱型输出级2包括四个N-型输出晶体管(第一N-型输出晶体管Nout1、第二N-型输出晶体管Nout2、第三N-型输出晶体管Nout3和第四N-型输出晶体管Nout4)、一个齐纳二极管D1和电源单元Vcc。
下文中描写是，输出级2的构造和CMOS型输出级1的构造之间的差异点。第三输出电路控制信号S3的端点与第一N-型输出晶体管Nout1、第二N-型输出晶体管Nout2和第三N-型输出晶体管Nout3的各栅极相连。它们的漏极端子与第四N-型输出晶体管Nout4的漏极端子相连。与在CMOS型驱动IC中一样，作为它们之间连接点的输出节点与输出端(OUT)相连接。
期间，在第一N-型输出晶体管Nout1的漏极端子和第四N-型输出晶体管Nout4的栅极之间的连接点、与在第二N-型输出晶体管Nout2的漏极端子和第四N-型输出晶体管Nout4的漏极端子之间的连接点之间设置一齐纳二极管D1。第二N-型输出晶体管Nout2、第三N-型输出晶体管Nout4与齐纳二极管D1的正极相连。因此，输出波形通过该二极管能够有效地下降。第四N-型输出晶体管Nout4的源极端子与电源Vcc相连。第一N-型输出晶体管Nout1、第二N-型输出晶体管Nout2和第三N-型输出晶体管Nout3的源极端子都接地。
顺便提一句，和在CMOS型驱动IC中一样，电源单元Vcc与第一P-型驱动晶体管P1和第二P-型驱动晶体管P2相连。此外，除了上面描述的点以外，第一P-型驱动晶体管P1、第二P-型驱动晶体管P2、第一N-型输出晶体管N1、第二N-型驱动晶体管N2、第一输出电路控制信号S1的端点、第二输出电路控制信号S2的端点的排列和CMOS型驱动IC50一样。
图5的虚线包围的部分作为图腾柱型的输出级2，即，电源单元Vcc、第一N-型输出晶体管Nout1、第二N-型输出晶体管Nout2、第三N-型输出晶体管Nout3、第四N-型输出晶体管Nout4和齐纳二极管D1。顺便提一句，第一N-型输出晶体管Nout1、第二N-型输出晶体管Nout2和第三N-型输出晶体管Nout3在这里也共同称为“第一场效应晶体管”。
同样在第二实施例的图腾柱型驱动IC51中，与图2所示的第一实施例一样，示出了信号线如何与第一场效应晶体管(第一N-型输出晶体管Nout1、第二N-型输出晶体管Nout2、第三N-型输出晶体管Nout3，和第四N-型输出晶体管Nout4)的各栅极相连接的平面示意图。此外，在驱动IC中的输出电压的下降沿处输出波形对负载的依赖性也和第一实施例(参见图3和图4)的一样。结果，有可能提供一驱动IC，它能够减少噪音电平而不管该晶体管的电流输出功率如何。和第一实施例相似，也可以取得抑制EMI的效果。另外，相比于传统实例，能够减少输出负载变化对显示装置的驱动方法的依赖性。
第三实施例
接着，描述不同于第一和第二实施例的驱动IC。除了第三实施例的驱动IC的单元的栅极在不同的时间打开/关闭(而背景技术1的驱动IC100的全部单元(108a、108b、108c)是同时打开/关闭)的以外，根据本发明第三实施例的驱动IC的基本电路结构与如图8所示的背景技术1的驱动IC100的基本电路构造相同。
具体说，在背景技术1的驱动IC100中，用于输入第三输出控制信号S3的信号线107是分叉的并且和每个单元中的每个栅电极106相连。期间，在第三实施例中，用于传输第三输出控制信号S3的信号线7a仅与栅电极6中的一个相连。如图6所示，输出控制信号S3从连接信号线7a的栅电极6顺序地传输到通过信号线7b和高阻抗多晶硅9连接的相邻的栅电极6上。因此，高阻抗多晶硅9的电阻值优选是1kΩ或更高。
图7出示了根据本发明的第三实施例在驱动IC中的输出波形如何下降。在该实施例中，由此构造的电路改变了在各级中单元的打开/关闭时间。结果，有可能避免各单元同时打开/关闭的情况。如图7所示，实现了下降(或上升)波形的无级可变电压控制，并且减小了噪音电平。
根据第三实施例，由于上述构造，有可能提供一驱动IC，它能够减少噪音电平而不管该晶体管的电流输出功率如何。和第一实施例相似，也可以取得抑制EMI的效果。另外，相比于传统例子，能够减少输出负载变化对于显示装置的驱动方法的依赖性。
顺便提一句，在第三实施例中，将该电路构造成改变在一个晶体管中的栅电极6的打开/关闭时间。但是，根据显示装置所要求的性能和特性，多个栅电极6中的若干个能够恰当地共享用于将第三输出控制信号S3输入到栅电极的信号线7a。另外，在材料具有满足栅电极所要求的可变特性并具有1kΩ或更高的电阻值的情况下，可以使用不同于高阻抗多晶硅9的其他一些材料。如果使用具有1kΩ或更高的电阻值的材料，那么就能够有效地改变栅极的打开/关闭时间。该电阻值优选小于100kΩ。这是因为，如果电阻值是100kΩ或更高，则开启电阻就增加，所以在下降(或上升)沿的输出电流功率就减少，并可能出现故障。
在背景技术中，栅电极由电阻值为几个到几十个Ω的材料(例如，多晶硅)构成。栅电极6可以由电阻值为1kΩ或更高的材料(例如，多晶硅)构成。同样在这种情况下，由于相同的原因优选使用电阻值小于100kΩ的材料。栅电极6自身由电阻值为1kΩ或更高的材料(例如，多晶硅)构成，因此有可能更有效地减小噪音电平并降低输出负载变化对于显示装置的驱动方法的依赖性。
顺便提一句，第三实施例可以与第一或第二实施例相结合。
显而易见的是本发明不局限于上述各实施例，可以在不脱离本发明的保护范围和精神的情况下，对其进行修改和改变。

Claims (16)

1.安装在显示装置中的驱动IC，包括：
在输出级处的场效应晶体管中的第一场效应晶体管，不通过其它场效应晶体管而向其提供一输出控制信号；
设置在该第一场效应晶体管中的多个被分开的栅电极；以及
改变多个栅电极中至少一部分的打开/关闭时间的延迟单元。
2.根据权利要求1的驱动IC，其中所述延迟单元包括：
独立的信号线，其单独地将输出控制信号提供给多个栅电极中的至少一部分；和
设置在所述独立的信号线的至少一部分上的延迟电路。
3.根据权利要求1的驱动IC，其中设置有多个第一场效应晶体管，和
通过所述延迟单元，这些第一场效应晶体管的栅电极的打开/关闭时间被一个个地改变。
4.根据权利要求2的驱动IC，其中设置了多个第一场效应晶体管，和
通过所述延迟单元，这些第一场效应晶体管的栅电极的打开/关闭时间被一个个地改变。
5.根据权利要求1的驱动IC，其中所述多个栅电极中的从用于将输出控制信号输入的输入端与信号线相连的那个栅电极和所述多个栅电极中不与该信号线相连的那个栅电极，通过具有电阻值为1kΩ或更高的材料作为延迟单元，将这两个栅电极相互连接。
6.根据权利要求2的驱动IC，其中所述多个栅电极中的从用于将输出控制信号输入的输入端与信号线相连的那个栅电极和所述多个栅电极中不与该信号线相连的那个栅电极，通过具有电阻值为1kΩ或更高的材料作为延迟单元，将这两个栅电极相互连接。
7.根据权利要求1的驱动IC，其中所述各栅电极中的至少一部分由具有不同电阻值的材料构成作为延迟单元。
8.根据权利要求2的驱动IC，其中所述各栅电极中的至少一部分由具有电阻值为1kΩ或更高的材料构成。
9.根据权利要求8的驱动IC，其中所述具有电阻值为1kΩ或更高的材料是多晶硅。
10.根据权利要求3的驱动IC，其中所述各栅电极中的至少一部分由具有电阻值为1kΩ或更高的材料构成。
11.根据权利要求10的驱动IC，其中所述具有电阻值为1kΩ或更高的材料是多晶硅。
12.根据权利要求5的驱动IC，其中所述各栅电极中的至少一部分由具有电阻值为1kΩ或更高的材料构成。
13.根据权利要求12的驱动IC，其中所述具有电阻值为1kΩ或更高的材料是多晶硅。
14.根据权利要求7的驱动IC，其中所述各栅电极中的至少一部分由具有电阻值为1kΩ或更高的材料构成。
15.根据权利要求14的驱动IC，其中所述具有电阻值为1kΩ或更高的材料是多晶硅。
16.装有根据权利要求1的驱动IC的显示装置。
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