JP2020184742A - Ｍｏｓｆｅｔ出力型アイソレータ - Google Patents

Abstract

【課題】小型でかつ出力回路の高耐圧化が図れるＭＯＳＦＥＴ出力型アイソレータを提供する。【解決手段】ＭＯＳＦＥＴ出力型アイソレータ１００は、入力信号が入力される入力端子１０と、入力信号を受け取って伝送信号を出力するフォトカプラ２０と、伝送信号を受け取って出力回路４０を駆動する制御回路３０と、伝送信号に基づいて駆動される出力回路４０と、出力回路４０に接続される出力端子６０と、を少なくとも備えている。フォトカプラ２０は、入力部２１と出力部２２とが電気的に絶縁されており、出力回路４０は、互いに直列接続された第１〜第４のＭＯＳＦＥＴ５１〜５４を有している。第１のＭＯＳＦＥＴ５１と第３のＭＯＳＦＥＴ５３とは、ソースとドレインとの配列方向が同じになるように接続されている。【選択図】図１

Description

本開示は、ＭＯＳＦＥＴ出力型アイソレータに関する。

従来、入出力間を絶縁しながら、入力端子に入力された入力信号に基づいて出力端子から出力信号を出力するアイソレータが知られている。このタイプのアイソレータとして、種々の構造が提案されている。

例えば、特許文献１には、フォトカプラとゲート充放電回路とＭＯＳ型電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor；以下、ＭＯＳＦＥＴという）で構成される出力回路とを備えた光結合型アイソレータが開示されている。以下、ＭＯＳＦＥＴで構成される出力回路を有するアイソレータを、ＭＯＳＦＥＴ出力型アイソレータという。

このＭＯＳＦＥＴ出力型アイソレータでは、一対の入力端子に入力された入力信号によりフォトカプラが駆動される。また、同時に、ゲート充放電回路内のフォトトランジスタが駆動されて、一対の出力端子に接続されたＭＯＳＦＥＴのゲートがフォトカプラの出力信号により充電される。フォトカプラが非駆動状態になると、フォトトランジスタもオフとなり、ＭＯＳＦＥＴのゲートに蓄積された電荷が放電される。その結果、出力回路がオフとなる。

特開平０２−３０９８１１号公報

ところで、近年、アイソレータの出力端子に印加される出力信号の高電圧化が進んでおり、これに伴って、出力回路におけるオフ時の耐圧向上が求められている。

一方、特許文献１に開示された出力回路は、ソース同士が直列に接続された２つのＭＯＳＦＥＴで構成されており、その耐圧は、１素子分のＭＯＳＦＥＴのソース−ドレイン間耐圧で決まる。よって、出力回路のオフ時の耐圧を上げるためには、ＭＯＳＦＥＴ自体の耐圧を上げる必要がある。

しかし、通常、ＭＯＳＦＥＴの耐圧を向上させるには、ＭＯＳＦＥＴのチップサイズを大きくする必要があり、ＭＯＳＦＥＴ出力型アイソレータのコストが増加してしまう。また、単にチップサイズを大きくして耐圧を上げる場合、一定以上の高耐圧化は望めない。

また、複数のＭＯＳＦＥＴ出力型アイソレータの出力端子を直列に接続して耐圧を向上させることも考えられるが、この場合は、ＭＯＳＦＥＴ出力型アイソレータの個数が増加するため、単純に個数に比例してコストが増加してしまう。また、ＭＯＳＦＥＴ出力型アイソレータが大型化してしまう。また、出力端子同士を接続する配線が必要となるため、絶縁のための沿面距離や空間距離を確保できないという問題もあった。

本開示はかかる点に鑑みてなされたもので、その目的は、小型でかつ出力回路の高耐圧化が図れるＭＯＳＦＥＴ出力型アイソレータを提供することにある。

上記の目的を達成するために、本開示に係るＭＯＳＦＥＴ出力型アイソレータは、入力信号が入力される入力端子と、前記入力信号を受け取って伝送信号を出力する絶縁信号伝送回路と、前記伝送信号に基づいて駆動される出力回路と、前記伝送信号を受け取って前記出力回路を駆動する制御回路と、前記出力回路に接続される出力端子と、を少なくとも備え、前記絶縁信号伝送回路は、前記入力信号を受け取る入力部と前記伝送信号を出力する出力部とが電気的に絶縁されており、前記出力回路は、互いに直列接続された複数のＭＯＳＦＥＴを有しており、前記複数のＭＯＳＦＥＴのうちの２つ以上のＭＯＳＦＥＴが、ソースとドレインとの配列方向が同じになるように接続されていることを特徴とする。

本開示によれば、オフ時の出力回路の耐圧を向上させることができる。また、ＭＯＳＦＥＴ出力型アイソレータの低コスト化及び小型化が図れる。

実施形態１に係るＭＯＳＦＥＴ出力型アイソレータの概略構成図である。 比較のためのＭＯＳＦＥＴ出力型アイソレータの概略構成図である。 比較のための別のＭＯＳＦＥＴ出力型アイソレータの概略構成図である。 変形例１に係るＭＯＳＦＥＴ出力型アイソレータの概略構成図である。 変形例１に係る別のＭＯＳＦＥＴ出力型アイソレータの概略構成図である。 実施形態２に係るＭＯＳＦＥＴ出力型アイソレータの概略構成図である。 変形例２に係るＭＯＳＦＥＴ出力型アイソレータの概略構成図である。 比較のためのＭＯＳＦＥＴ出力型アイソレータの概略構成図である。

以下、本開示の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物或いはその用途を制限することを意図するものでは全くない。

（実施形態１）
［ＭＯＳＦＥＴ出力型アイソレータの構成］
図１は、本実施形態に係るＭＯＳＦＥＴ出力型アイソレータの概略構成図を示す。

図１に示すように、ＭＯＳＦＥＴ出力型アイソレータ１００は、入力端子１０とフォトカプラ（絶縁信号伝送回路）２０と制御回路３０と出力回路４０と出力端子６０とを備えている。

入力端子１０は、第１の入力端子１１と第２の入力端子１２とを有している。

フォトカプラ２０は、入力信号を受け取る入力部２１と伝送信号を出力する出力部２２とを含んでいる。入力部２１は発光ダイオード（以下、ＬＥＤという）で構成され、入力部２１は、アノードに第１の入力端子１１が、カソードに第２の入力端子１２がそれぞれ接続されており、所定の電圧を有する入力信号が入力端子１０に入力されると、入力部２１が発光するように構成されている。

出力部２２は、第１の出力部２２ａと第２の出力部２２ｂとで構成され、第１の出力部２２ａ及び第２の出力部２２ｂはそれぞれ、フォトダイオードアレイ（ＰＤＡ）で構成されている。第１の出力部２２ａと第２の出力部２２ｂとは、入力部２１とそれぞれ電気的に絶縁される一方、入力部２１で発生した光を光電変換して所定の大きさの電流をそれぞれ発生させ、この電流が伝送信号として制御回路３０に伝送される。なお、第１の出力部２２ａと第２の出力部２２ｂとは互いに電気的に絶縁分離されている。フォトカプラ２０は、入力部２１と出力部２２とが電気的に絶縁された絶縁信号伝送回路である。

また、第１の出力部２２ａに含まれるフォトダイオードのサイズ及び個数は、第２の出力部２２ｂに含まれるフォトダイオードのサイズ及び個数と同じになるように構成されている。つまり、入力部２１からの信号を受け取った第１の出力部２２ａと第２の出力部２２ｂとは、同じ応答特性となるように構成されている。なお、図１において、１個のＬＥＤで入力部２１が構成されているが、複数個のＬＥＤが直列接続されて入力部２１が構成されてもよい。

制御回路３０は、フォトカプラ２０からの伝送信号を受け取って、出力回路４０を駆動するように構成されている。また、制御回路３０は、第１の制御回路３１と第２の制御回路３２とで構成され、第１の制御回路３１と第２の制御回路３２とは互いに電気的に絶縁分離されている。制御回路３０は、出力回路４０を構成する第１〜第４のＭＯＳＦＥＴ５１〜５４のそれぞれのゲート（Ｇ）の充放電回路である。第１の制御回路３１は、後で述べる第１の出力回路４１に含まれる第１及び第２のＭＯＳＦＥＴ５１，５２のゲートをそれぞれ充電または放電し、第２の制御回路３２は、後で述べる第２の出力回路４２に含まれる第３Ｍ及び第４のＭＯＳＦＥＴ５３，５４のゲートをそれぞれ充電または放電するように構成されている。また、第１の制御回路３１と第２の制御回路３２は、それぞれ２端子出力の回路である。

図示しないが、第１及び第２の制御回路３１，３２のそれぞれの内部は、例えば、特許文献１に開示されるように、バイポーラトランジスタと抵抗とで構成される。但し、特にこれに限定されず、充放電回路として一般的な回路構成を適宜取りうる。例えば、デプレッション型ＭＯＳＦＥＴと抵抗とで制御回路３０を構成してもよい。

なお、第１の制御回路３１と第２の制御回路３２とは、同様の特性を有する素子で構成されており、第１の出力部２２ａからの信号を受け取った第１の制御回路３１と第２の出力部２２ｂからの信号を受け取った第２の制御回路３２とは、同じ応答特性となるように構成されている。

出力回路４０は、第１の出力回路４１と第２の出力回路４２とで構成され、第１の出力回路４１は、それぞれＮチャネルＭＯＳＦＥＴである第１及び第２のＭＯＳＦＥＴ５１，５２を含んでいる。また、第２の出力回路４２は、それぞれＮチャネルＭＯＳＦＥＴである第３及び第４のＭＯＳＦＥＴ５３，５４を含んでいる。第１及び第２のＭＯＳＦＥＴ５１，５２は、ソース（Ｓ）同士が接続されており、第３及び第４のＭＯＳＦＥＴ５３，５４も同様に、ソース（Ｓ）同士が接続されている。また、第２のＭＯＳＦＥＴ５２と第３のＭＯＳＦＥＴ５３とはドレイン（Ｄ）同士が接続されており、第１〜第４のＭＯＳＦＥＴ５１〜５４は互いに直列に接続されている。

第１の制御回路３１の一方の端子は、第１及び第２のＭＯＳＦＥＴ５１，５２のそれぞれのゲートに共通接続される一方、他方の端子は、第１及び第２のＭＯＳＦＥＴ５１，５２のソースの接続点に接続されている。また、第２の制御回路３２の一方の端子は、第３及び第４のＭＯＳＦＥＴ５３，５４のそれぞれのゲートに共通接続される一方、他方の端子は、第３及び第４のＭＯＳＦＥＴ５３，５４のソースの接続点に接続されている。

従って、第１の出力端子６１から第２の出力端子６２に向かう方向において、第１のＭＯＳＦＥＴ５１と第３のＭＯＳＦＥＴ５３とは、ソースとドレインとの配列方向が同じになるように接続されている。第２のＭＯＳＦＥＴ５２と第４のＭＯＳＦＥＴ５４とは、ソースとドレインとの配列方向が同じになるように接続されている。但し、第１のＭＯＳＦＥＴ５１と第２のＭＯＳＦＥＴ５２とは、ソースとドレインとの配列方向が逆方向であり、第３のＭＯＳＦＥＴ５３と第４のＭＯＳＦＥＴ５４とは、ソースとドレインとの配列方向が逆方向である。

なお、第１〜第４のＭＯＳＦＥＴ５１〜５４は、それぞれ同じサイズ及び電気特性となるように構成されている。従って、第１の出力回路４１と第２の出力回路４２とは同じ出力特性となるように構成されている。

出力端子６０は、第１の出力端子６１と第２の出力端子６２と第３の出力端子６３とを有している。第１の出力端子６１は、第１の出力回路４１のうち、第１のＭＯＳＦＥＴ５１のドレイン（Ｄ）に接続されている。第２の出力端子６２は、第２の出力回路４２のうち、第４のＭＯＳＦＥＴ５４のドレイン（Ｄ）に接続されている。また、第３の出力端子６３は、第１〜第４のＭＯＳＦＥＴ５１〜５４のうちの中間部分に配置されたＭＯＳＦＥＴに接続されており、具体的には、第２のＭＯＳＦＥＴ５２のドレインと第３のＭＯＳＦＥＴ５３のドレインとの接続点に接続されている。

次に、ＭＯＳＦＥＴ出力型アイソレータ１００の動作について述べる。ＭＯＳＦＥＴ出力型アイソレータ１００は、入力信号に応じて、出力端子６０間の導通状態が変化するリレースイッチである。

入力端子１０に入力信号が入力されると、前述したように、入力部２１が発光し、第１の出力部２２ａ及び第２の出力部２２ｂのそれぞれから同じタイミングで伝送信号が出力される。第１の制御回路３１は、伝送信号を受け取って、第１及び第２のＭＯＳＦＥＴ５１，５２のゲートを充電し、第１の出力回路４１を駆動する。同様に、第２の制御回路３２は、伝送信号を受け取って、第３及び第４のＭＯＳＦＥＴ５３，５４のゲートを充電し、第２の出力回路４２を駆動する。

第１及び第２のＭＯＳＦＥＴ５１，５２のそれぞれのゲート電圧がしきい値電圧を超えると、第１のＭＯＳＦＥＴ５１のソース−ドレイン間及び第２のＭＯＳＦＥＴ５２のソース−ドレイン間に電流が流れる。また、第３及び第４のＭＯＳＦＥＴ５３，５４のそれぞれのゲート電圧がしきい値電圧を超えると、第３のＭＯＳＦＥＴ５３のソース−ドレイン間及び第４のＭＯＳＦＥＴ５４のソース−ドレイン間に電流が流れる。このようにして、第１の出力端子６１と第２の出力端子６２とが導通状態となり、これらの端子間に出力電流が流れる。

入力信号の供給が停止されると、入力部２１も発光を停止し、第１の出力部２２ａ及び第２の出力部２２ｂからは伝送信号が出力されなくなる。第１の制御回路３１は、第１及び第２のＭＯＳＦＥＴ５１，５２のゲートにそれぞれ蓄積された電荷を放電する。また、第２の制御回路３２は、第３及び第４のＭＯＳＦＥＴ５３，５４のゲートにそれぞれ蓄積された電荷を放電する。

第１及び第２のＭＯＳＦＥＴ５１，５２のそれぞれのゲート電圧がしきい値電圧を下回ると、第１のＭＯＳＦＥＴ５１のソース−ドレイン間及び第２のＭＯＳＦＥＴ５２のソース−ドレイン間に電流が流れなくなる。また、第３及び第４のＭＯＳＦＥＴ５３，５４のそれぞれのゲート電圧がしきい値電圧を下回ると、第３のＭＯＳＦＥＴ５３のソース−ドレイン間及び第４のＭＯＳＦＥＴ５４のソース−ドレイン間に電流が流れなくなる。つまり、出力回路４０がオフとなり、第１の出力端子６１と第２の出力端子６２とは非導通状態となる。また、これらの端子間には出力電流が流れなくなる。

なお、第１の出力端子６１と第３の出力端子６３とが、図示しない負荷に接続される出力端子６０として利用される場合もある。同様に、第２の出力端子６２と第３の出力端子６３とが、図示しない負荷に接続される出力端子６０として利用される場合もある。また、図１及び前述の動作説明から明らかなように、出力回路４０がオフとなると、第１の出力端子６１と第３の出力端子６３との間には電流が流れず、これらの端子間は非導通状態となる。また、第２の出力端子６２と第３の出力端子６３との間には電流が流れず、これらの端子間は非導通状態となる。出力回路４０がオフの場合、第３の出力端子６３の電位は、第１の出力端子６１の電位と第２の出力端子６２の電位の中間電位に概ね近い値となる。

［効果等］
以上説明したように、本実施形態に係るＭＯＳＦＥＴ出力型アイソレータ１００は、入力信号が入力される入力端子１０と、入力信号を受け取って伝送信号を出力するフォトカプラ（絶縁信号伝送回路）２０と、伝送信号を受け取って出力回路４０を駆動する制御回路３０と、伝送信号に基づいて駆動される出力回路４０と、出力回路４０に接続される出力端子６０と、を少なくとも備えている。

絶縁信号伝送回路は、入力信号を受け取る入力部２１と伝送信号を出力する出力部２２とが電気的に絶縁されており、出力回路４０は、互いに直列接続された第１〜第４のＭＯＳＦＥＴ５１〜５４を有している。

第１〜第４のＭＯＳＦＥＴ５１〜５４のうちの２つのＭＯＳＦＥＴ、例えば、第１のＭＯＳＦＥＴ５１と第３のＭＯＳＦＥＴ５３とは、ソースとドレインとの配列方向が同じになるように接続されている。

ＭＯＳＦＥＴ出力型アイソレータ１００をこのように構成することで、オフとなった場合の出力回路４０の耐圧を向上させることができる。このことについてさらに説明する。

図２は、比較のためのＭＯＳＦＥＴ出力型アイソレータの概略構成図を、図３は、比較のための別のＭＯＳＦＥＴ出力型アイソレータの概略構成図をそれぞれ示す。

図２に示す構成は、第２の出力部２２ｂと第３の出力端子６３とが省略されている点で図１に示す構成と異なる。また、単一の制御回路３０と出力回路４０とを有する点で図１に示す構成と異なる。また、図２に示すＭＯＳＦＥＴ出力型アイソレータ１００では、第２のＭＯＳＦＥＴ５２のドレインに、第２の出力端子６２が接続されている。

図２に示すＭＯＳＦＥＴ出力型アイソレータ１００の出力端子６０に、図示しない負荷が接続され、さらに、入力信号の供給が停止されて出力回路４０がオフになった状態を考える。

この場合に、負荷から出力端子６０に電圧が印加されると、第１のＭＯＳＦＥＴ５１または第２のＭＯＳＦＥＴ５２のいずれかが逆バイアス状態となる。例えば、第１のＭＯＳＦＥＴ５１が逆バイアス状態になった場合、出力端子６０に加わる電圧が、第１のＭＯＳＦＥＴ５１のソース−ドレイン耐圧以上になると、第１の出力端子６１と第２の出力端子６２とが導通状態になってしまう。また、出力端子６０に加わる電圧が第１のＭＯＳＦＥＴ５１のソース−ドレイン耐圧を大きく超えた場合、第１のＭＯＳＦＥＴ５１が破壊されてしまう。

一方、図１に示す本実施形態の構成によれば、２つのＭＯＳＦＥＴにおいて、ソースとドレインの配列方向がそれぞれ同じである。このため、出力回路４０がオフの状態で、第１の出力端子６１と第２の出力端子６２との間に電圧が加わった場合、図２に示す構成に比べて、実効的な耐圧を２倍に引き上げることができる。

また、図３に示すように、図２に示すＭＯＳＦＥＴ出力型アイソレータ１００を２組準備し、一方の第２の入力端子１２と他方の第１の入力端子１１とを配線７１で接続するとともに、一方の第２の出力端子６２と他方の第１の出力端子６１とを配線７２で接続する。このようにしても、出力回路４０がオフ時の耐圧を図２に示す構成に比べて実効的に２倍に引き上げることができる。

しかし、図３に示す構成では、使用するＭＯＳＦＥＴ出力側アイソレータ１００の個数が２倍になり、また、端子間を配線７１，７２でそれぞれ接続するため、コストが増加するとともに、ＭＯＳＦＥＴ出力型アイソレータ１００が大型化してしまう。また、第２の出力端子６２と第１の出力端子６１とが接続された部分は、第３の出力端子６３に相当するが、この部分に配線７２が含まれるため、絶縁のための沿面距離や空間距離を所定以上に短くすることができず、ＭＯＳＦＥＴ出力型アイソレータ１００が大型化してしまう。

一方、図１に示す本実施形態の構成によれば、第１の出力回路４１と第２の出力回路４２とを直列に接続し、１つのパッケージ（図示せず）内に収容することで、出力回路４０のオフ時の耐圧を高められる。また、部品点数が増加するのを抑えて、ＭＯＳＦＥＴ出力型アイソレータ１００の低コスト化及び小型化が図れる。

制御回路３０は、複数の回路、具体的には第１の制御回路３１と第２の制御回路３２とで構成され、第１及び第２の制御回路３１，３２のそれぞれは互いに電気的に分離されている。

このようにすることで、第１の制御回路３１と第２の制御回路３２とが互いに干渉することなく動作し、第１の出力回路４１と第２の出力回路４２とを独立して動作させることができる。また、第１及び第２の制御回路３１，３２を、それぞれ耐圧の劣化なく動作させることができる。

また、第１の制御回路３１は、ソース同士が接続された第１及び第２のＭＯＳＦＥＴ５１，５２のそれぞれのゲートに接続されるとともに、それぞれのソースの接続点に接続されている。第２の制御回路３２は、ソース同士が接続された第３及び第４のＭＯＳＦＥＴ５３，５４のそれぞれのゲートに接続されるとともに、それぞれのソースの接続点に接続されている。

このようにすることで、第１の出力回路４１と第２の出力回路４２とは第３の出力端子６３から見て対称な回路となる。このことにより、例えば、第１の出力端子６１と第２の出力端子６２との間に接続される負荷が、ＤＣ出力またはＡＣ出力のいずれの場合にも、ＭＯＳＦＥＴ出力型アイソレータ１００を入出力間が絶縁されたリレースイッチとして使用することができる。

出力端子６０は、第１の出力端子６１と第２の出力端子６２とを有している。第１の出力端子６１は、第１〜第４のＭＯＳＦＥＴ５１〜５４の一方の端部に配置された第１のＭＯＳＦＥＴ５１に接続され、第２の出力端子６２は、第１〜第４のＭＯＳＦＥＴ５１〜５４の他方の端部に配置された第４のＭＯＳＦＥＴ５４に接続されている。

また、出力端子６０は、第３の出力端子６３をさらに有している。第３の出力端子６３は、第１〜第４のＭＯＳＦＥＴ５１〜５４のうちの中間部分に配置されたＭＯＳＦＥＴ、具体的には、第２のＭＯＳＦＥＴ５２のドレインと第３のＭＯＳＦＥＴ５３のドレインとの接続点に接続されている。

出力端子６０をこのように構成することで、負荷に接続される端子を、負荷の仕様等に応じて、柔軟に設定できる。例えば、出力電流を大きく取りたい場合や出力回路４０のオフ時の耐圧を高く設定したい場合は、直列接続されるＭＯＳＦＥＴの個数を増やすため、第１の出力端子６１と第２の出力端子６２とに負荷が接続される。一方、出力電流が小さくてよい場合や出力回路４０のオフ時の耐圧を高くしてなくてもよい場合は、第１の出力端子６１または第２の出力端子６２のいずれかと第３の出力端子６３とに負荷が接続される。

また、第３の出力端子６３を設けることで、ＭＯＳＦＥＴ出力型アイソレータ１００の内部の検査を容易に行うことができる。いわば、第３の出力端子６３を検査用端子として機能させることができる。

例えば、第１の出力端子６１と第３の出力端子６３との間の出力電流や電圧を測定することで、第１の出力部２２ａや第１の制御回路３１や第１の出力回路４１のいずれかで故障が発生しているか否かを判定することができる。また、第２の出力端子６２と第３の出力端子６３との間の出力電流や電圧を測定することで、第２の出力部２２ｂや第２の制御回路３２や第２の出力回路４２のいずれかで故障が発生しているか否かを判定することができる。

＜変形例１＞
図４は、本変形例に係るＭＯＳＦＥＴ出力型アイソレータの概略構成図を、図５は、別のＭＯＳＦＥＴ出力型アイソレータの概略構成図をそれぞれ示す。なお、図４，５において、実施形態１と同様の箇所については同一の符号を付して詳細な説明を省略する。

図４に示す構成は、フォトカプラ２０の代わりに磁気結合型アイソレータＩＣ２３を用いている点で、実施形態１に示す構成と異なる。また、図４に示す構成では、第１及び第２の出力回路４１，４２がそれぞれ１つのＭＯＳＦＥＴで構成されている点で、実施形態１に示す構成と異なる。第１の制御回路３１は、第１のＭＯＳＦＥＴ５１のゲートとソースにそれぞれ接続されている。また、第２の制御回路３２は、第３のＭＯＳＦＥＴ５３のゲートとソースにそれぞれ接続されている。

また、図５に示す構成は、フォトカプラ２０の代わりに容量結合型アイソレータＩＣ２６を用いている点で、実施形態１に示す構成と異なる。

図４に示す磁気結合型アイソレータＩＣ２３は、入力部２４と出力部２５とが電磁結合されて、入力部２４から出力部２５に信号が伝送される。図５に示す容量結合型アイソレータＩＣ２６では、入力部２７と出力部２８とが容量結合されて、入力部２７から出力部２８に信号が伝送される。つまり、磁気結合型アイソレータＩＣ２３は、実施形態１に示すフォトカプラ２０と同様に、入力部２４と出力部２５とが電気的に絶縁された絶縁信号伝送回路である。また、容量結合型アイソレータＩＣ２６も、入力部２７と出力部２８とが電気的に絶縁された絶縁信号伝送回路である。

本変形例に示すように、絶縁信号伝送回路として種々の構成を取りうる。要は、入出力間が絶縁され、入力信号に応じて伝送信号を出力する回路であればよい。また、図４，５に示す本変形例の構成は、実施形態１に示す構成が奏するのと同様の効果を奏する。つまり、出力回路４０がオフとなった場合の耐圧を向上させることができる。また、ＭＯＳＦＥＴ出力型アイソレータ１００の低コスト化や小型化が図れる。また、負荷に接続される端子を、負荷の仕様等に応じて、柔軟に設定できる。第３の出力端子６３を検査用端子として機能させることができる。

なお、図４に示す構成では、出力回路４０に含まれる２つのＭＯＳＦＥＴにおいて、ソースとドレインとの配列方向が同方向である。このため、図４に示すＭＯＳＦＥＴ出力型アイソレータ１００は、負荷がＤＣ出力の場合のみにリレースイッチとして使用することができる。

また、図４に示す磁気結合型アイソレータＩＣ２３を図１に示すフォトカプラ２０や図５に示す容量結合型アイソレータＩＣ２６に置き換えられること、また、その逆の置き換えが可能であることは言うまでもない。

（実施形態２）
図６は、本実施形態に係るＭＯＳＦＥＴ出力型アイソレータの概略構成図を示す。なお、図６において、実施形態１と同様の箇所については同一の符号を付して詳細な説明を省略する。

図６に示す構成と実施形態１に示す構成とでは、第３の出力端子６３が省略されている点で異なっており、ＭＯＳＦＥＴ出力型アイソレータ１００に要求される仕様によっては、図６に示すようにしてもよい。

例えば、第３の出力端子６３が負荷に接続されないように、ＭＯＳＦＥＴ出力型アイソレータ１００の仕様が設定されている場合でも、第３の出力端子６３を絶縁する必要がある。

このため、各出力端子６０間で沿面距離や空間距離を確保する必要がある。しかし、このような場合、ＭＯＳＦＥＴ出力型アイソレータ１００をさらに小型化するのが難しかった。

一方、本実施形態によれば、第３の出力端子６３を省略することで、第１の出力端子６１と第２の出力端子６２との間での沿面距離や空間距離を長くとることができ、出力端子６０の絶縁性が高められる。また、第１の出力端子６１と第２の出力端子６２との間の距離を、例えば、図１に示す構成よりも短くとることで、ＭＯＳＦＥＴ出力型アイソレータ１００のさらなる小型化が図れる。

なお、本実施形態に示す構成が、実施形態１に示す構成が示すのと同様の効果を奏することは言うまでもない。つまり、出力回路４０がオフとなった場合の耐圧を向上させることができる。また、ＭＯＳＦＥＴ出力型アイソレータ１００の低コスト化や小型化が図れる。

＜変形例２＞
図７は、本変形例に係るＭＯＳＦＥＴ出力型アイソレータの概略構成図を、図８は、比較のためのＭＯＳＦＥＴ出力型アイソレータの概略構成図をそれぞれ示す。なお、図７，８において、実施形態１と同様の箇所については同一の符号を付して詳細な説明を省略する。

図７に示す構成は、第１及び第２の出力回路４１，４２がそれぞれ１つのＭＯＳＦＥＴで構成されている点で、実施形態２に示す構成と異なる。第１の制御回路３１は、第１のＭＯＳＦＥＴ５１のゲートとソースにそれぞれ接続され、第２の制御回路３２は、第３のＭＯＳＦＥＴ５３のゲートとソースにそれぞれ接続されている点は、図４に示す構成と同様である。

出力回路４０を図７に示すように構成してもよく、実施形態２に示す構成が奏するのと同様の効果を奏することができる。つまり、図８に示す構成に比べて、出力回路４０がオフとなった場合の耐圧を向上させることができる。また、ＭＯＳＦＥＴ出力型アイソレータ１００の低コスト化やさらなる小型化が図れる。

（その他の実施形態）
なお、各実施形態及び各変形例における各構成要素を適宜組み合わせて、新たな実施形態とすることもできる。例えば、実施形態２に示すフォトカプラ２０を、変形例１に示す磁気結合型アイソレータＩＣ２３や容量結合型アイソレータＩＣ２６に置き換えてもよい。

また、実施形態１，２及び変形例１，２において、出力回路４０が第１及び第２の出力回路４１，４２で構成される例を示したが、特にこれに限定されず、ＭＯＳＦＥＴ出力型アイソレータ１００は、３つ以上の出力回路４０を備えていてもよい。その場合、出力回路４０の個数に応じて、絶縁信号伝送回路の出力部２２，２５，２８や制御回路３０の個数が増加するのは言うまでもない。

また、ＭＯＳＦＥＴ出力型アイソレータ１００が、３つ以上の出力回路４０を有する場合、各出力回路４０内でのＭＯＳＦＥＴの接続関係、または隣り合う出力回路４０間でのＭＯＳＦＥＴの接続関係は、実施形態１，２に示すのと同じでなくてもよい。

出力回路４０がオフ時の耐圧を確保できればよく、例えば、１つの出力回路４０内で、ソースとドレインの配列方向が同じであるＭＯＳＦＥＴが２つ以上あってもよい。

また、各出力回路４０間で、入出力特性やそれぞれに含まれる素子の特性が異なっていてもよく、ＭＯＳＦＥＴ出力型アイソレータ１００がリレースイッチとして機能すればよい。この場合も、出力回路４０のオフ時の耐圧を向上することができる。

また、第１〜第４のＭＯＳＦＥＴ５１〜５４をＰチャネルＭＯＳＦＥＴとしてもよい。

本開示のＭＯＳＦＥＴ出力型アイソレータは、オフ時の出力回路の耐圧を向上できるため、種々の負荷に接続されるリレースイッチとして有用である。

１０ 入力端子
１１ 第１の入力端子
１２ 第２の入力端子
２０ フォトカプラ（絶縁信号伝送回路）
２１ 入力部
２２ 出力部
２２ａ 第１の出力部
２２ｂ 第２の出力部
２３ 磁気結合型アイソレータＩＣ（絶縁信号伝送回路）
２４ 入力部
２５ 出力部
２６ 容量結合型アイソレータＩＣ（絶縁信号伝送回路）
２７ 入力部
２８ 出力部
３０ 制御回路
３１ 第１の制御回路
３２ 第２の制御回路
４０ 出力回路
４１ 第１の出力回路
４２ 第２の出力回路
５１〜５４ 第１〜第４のＭＯＳＦＥＴ
６０ 出力端子
６１ 第１の出力端子
６２ 第２の出力端子
６３ 第３の出力端子
７１，７２ 配線
１００ ＭＯＳＦＥＴ出力型アイソレータ

Claims (8)

1. 入力信号が入力される入力端子と、
   前記入力信号を受け取って伝送信号を出力する絶縁信号伝送回路と、
   前記伝送信号に基づいて駆動される出力回路と、
   前記伝送信号を受け取って前記出力回路を駆動する制御回路と、
   前記出力回路に接続される出力端子と、を少なくとも備え、
   前記絶縁信号伝送回路は、前記入力信号を受け取る入力部と前記伝送信号を出力する出力部とが電気的に絶縁されており、
   前記出力回路は、互いに直列接続された複数のＭＯＳＦＥＴを有しており、
   前記複数のＭＯＳＦＥＴのうちの２つ以上のＭＯＳＦＥＴが、ソースとドレインとの配列方向が同じになるように接続されていることを特徴とするＭＯＳＦＥＴ出力型アイソレータ。
2. 請求項１に記載のＭＯＳＦＥＴ出力型アイソレータにおいて、
   前記制御回路は複数設けられており、複数の前記制御回路のそれぞれは互いに電気的に分離されていることを特徴とするＭＯＳＦＥＴ出力型アイソレータ。
3. 請求項２に記載のＭＯＳＦＥＴ出力型アイソレータにおいて、
   前記制御回路は、１つのＭＯＳＦＥＴのゲートとソースにそれぞれ接続されていることを特徴とするＭＯＳＦＥＴ出力型アイソレータ。
4. 請求項２に記載のＭＯＳＦＥＴ出力型アイソレータにおいて、
   前記制御回路は、ソース同士が接続された２つのＭＯＳＦＥＴのそれぞれのゲートに接続されるとともに、それぞれのソースの接続点に接続されていることを特徴とするＭＯＳＦＥＴ出力型アイソレータ。
5. 請求項１ないし４のいずれか１項に記載のＭＯＳＦＥＴ出力型アイソレータにおいて、
   前記出力端子は、第１の出力端子と第２の出力端子とを少なくとも有しており、
   前記第１の出力端子は、前記複数のＭＯＳＦＥＴの一方の端部に配置されたＭＯＳＦＥＴに接続され、
   前記第２の出力端子は、前記複数のＭＯＳＦＥＴの他方の端部に配置されたＭＯＳＦＥＴに接続されていることを特徴とするＭＯＳＦＥＴ出力型アイソレータ。
6. 請求項５に記載のＭＯＳＦＥＴ出力型アイソレータにおいて、
   前記出力端子は、第３の出力端子をさらに有しており、
   前記第３の出力端子は、前記複数のＭＯＳＦＥＴのうちの中間部分に配置されたＭＯＳＦＥＴに接続されていることを特徴とするＭＯＳＦＥＴ出力型アイソレータ。
7. 請求項１ないし６のいずれか１項に記載のＭＯＳＦＥＴ出力型アイソレータにおいて、
   前記制御回路は、前記ＭＯＳＦＥＴのゲートの充放電回路であることを特徴とするＭＯＳＦＥＴ出力型アイソレータ。
8. 請求項１ないし７のいずれか１項に記載のＭＯＳＦＥＴ出力型アイソレータにおいて、
   前記絶縁信号伝送回路は、フォトカプラか、または磁気結合型アイソレータＩＣか、あるいは容量結合型アイソレータＩＣであることを特徴とするＭＯＳＦＥＴ出力型アイソレータ。

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