CN101826515B - 半导体集成电路器件 - Google Patents

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Abstract

本发明提供一种半导体集成电路器件，能在具有贯通孔的层叠结构的半导体芯片中实现高速的芯片间通信。在层叠为N级的半导体芯片(3001～300N)的贯通孔路径中，在各半导体芯片(3001～300N)内设置循环缓冲电路(301)。例如，由半导体芯片(300N)的输出缓冲电路(107)发送的信号经由各半导体芯片(3001～300N)的循环缓冲电路(301)而传输至半导体芯片(3001)的输入缓冲电路(108)。各循环缓冲电路(301)能够将其输入侧和输出侧的阻抗分离，因此，能减少由寄生于各半导体芯片(3001～300N)的贯通孔路径的寄生电容引起的波形品质的劣化，并能高速传输信号。

Description

半导体集成电路器件
技术领域
本发明涉及半导体集成电路器件，尤其涉及在层叠搭载了集成有微处理器、存储器等的半导体芯片的半导体集成电路器件中，各半导体芯片之间传输信号的信号传输方法。
背景技术
例如，CMOS(Complementary Metal Oxide Semiconductor)电路的重要特征在于能够实现将元件尺寸精细化时提高工作速度以及减少耗电这样的定标原则。以往通过元件精细化能够提高每一芯片的集成度、性能。但是，随着精细化的进展，集成度、芯片性能的提高表现出延缓的倾向。其原因是因精细化本身的限度、元件的速度提高而使元件之间的布线延迟显著化、和由于元件精细化下的漏电问题导致难以降低耗电。
另一方面，在构建一定规模的信息处理系统时，能够集成于一个芯片的功能存在限度，因此，需要配置多个芯片，并且需要进行芯片之间的连接。此前，芯片的配置方向是水平的，芯片之间的信号传输距离为芯片一边以上的长度。因此，即使通过精细化而使每一芯片的工作速度提高，依然在芯片之间的传输上会花费时间，从而难以提高整个系统的速度。
为了应对芯片性能提高的延缓和整个系统的性能提高，提出了非专利文献1所代表的层叠芯片系统。图1(a)表示概要。这是一种在半导体芯片100的上下三维地层叠其它电路芯片，并在芯片之间用贯通孔连接以传输信息、电力的技术。通过利用芯片正上方的贯通孔传输芯片内的信号的长距离布线和芯片之间的信号布线，能够期待大幅度降低芯片内的元件之间的布线延迟、整个系统下构成网络的芯片之间的传输延迟。
在此所使用的贯通孔，正如字面表述的那样，是采用由贯通导体101来贯穿芯片表里的结构。贯通导体101在电路形成层111与焊盘102相接触，该焊盘102经由焊锡块104与其他芯片的贯通导体相接触。最下层的芯片经由焊锡块104与封装基板112等连接。在贯通导体101的周边形成有绝缘膜103。由于构成芯片的半导体基板层110大致为接地电位，因此贯通导体与半导体基板层110接触的部分需要绝缘。
此外，例如专利文献1中公开了如下技术：将锁存电路插入贯通孔的数据信号路径，并在整个层叠系统中进行流水线工作，利用锁存电路分离寄生电容，从而实现高速的数据传输。
现有技术文献
专利文献1：日本特开2006-330974号公报
非专利文献1：高桥、其他8名、“Current Status of Research andDevelopment for Three-Dimensional Chip Stack Technology”、JAPANESE JOURNAL OF APPLIED PHYSIC S、Vol.40、2001年、p.3032-3037
发明内容
但是，在上述的图1(a)所示那样的贯通孔中，每一个贯通孔形成面积为孔圆周×芯片厚度左右、电极间距离为绝缘膜厚度左右的寄生电容。图1(b)表示每一芯片的贯通孔周边部的等效电路。在使用贯通孔对多层的层叠芯片传输高速信号时，每一芯片的贯通孔寄生电容106相加，因此不能无视该寄生电容的影响。在传输信号的电压上升时，仅在对寄生电容充电的期间信号会延迟。在下降时也会引起同样的状况。因此，高速信号、例如矩形波状的时钟信号的频率的上限受到制约。
因此，例如专利文献1所示，考虑采用将锁存电路插入贯通孔的数据信号路径、且整个层叠系统进行流水线工作的方式。该方式适用于如层叠存储片系统等那样具有单一功能的层叠芯片。但是，在使用锁存电路使数据信号路径进行流水线工作时，数据信号的通过量(即时钟周期)存在较大的改善余地，但延迟时间(等待时间)变大，为时钟周期×层叠数，因此，尤其是CPU芯片-存储芯片的层叠，等待时间较大的问题尤为显著。而且，在专利文献1中时钟信号依然使用以往的贯通孔，因此实际上难以传输高速的时钟信号，上述的通过量的改善也容易受限。
此外，寄生电容的附加不仅对速度，对耗电也有较大影响。充电到寄生电容的电力不会传输信息而被放电。在由多个存储芯片和多个CPU芯片构成的层叠芯片系统中将贯通孔用作共用总线的情况下，尤其是层叠数越多，可能耗电越大，在该共用总线(贯通孔)中也希望尽可能地降低充放电电流。而且，在层叠多个芯片的情况下，每一芯片上接口电路构成不同。以往，对每一芯片改变电路构成，但这样会使掩模数增加或者制作的芯片的种类增加，因此，在设计、制造成本方面不利。
本发明是鉴于上述状况而做出的，本发明的上述及其他目的和新特征，将通过本说明书的记载和附图而得以清楚。
简要说明本申请公开的发明中的代表性技术方案，如下所示。
本实施方式的半导体集成电路器件由相互层叠装载且由贯通孔连接的多个半导体芯片构成。图2(a)表示其各半导体芯片的代表性结构例子，图2(b)表示作为图2(a)的一个例子的等效电路。在图2(a)的贯通孔路径中，半导体芯片200的形成于电路形成层111上的焊盘102与形成于半导体基板层110上的贯通导体101不直接电连接，而是经由晶体管(在此为MOS晶体管)210进行连接。图2(a)的例子中，焊盘102经由形成于电路形成层111上的金属布线层等与MOS晶体管的栅极节点202a连接，自源极-漏极的一方的节点202b经由金属布线层等与贯通导体101连接。
图2(b)中，图2(a)的MOS晶体管210用作循环缓冲电路(阻抗变换电路)201的一部分。在相互层叠的半导体芯片的各芯片中设置循环缓冲电路201，从而能够按芯片区分贯通孔路径中的寄生电容106，可实现高速的芯片间通信。循环缓冲电路201根据其传输方向的标准而由单向缓冲电路或双向缓冲电路构成。该单向或双向缓冲电路优选是由三态缓冲电路构成。由此，能够将特定的缓冲电路设定为高阻抗状态，例如在贯通孔路径内，能够将在某一期间不使用的其路径的一部分切断，能够减少随着充放电的无端浪费的耗电。在图2(b)中，用于接收至预定的内核电路的信号的输入缓冲电路108、和用于发送来自内核电路的信号的输出缓冲电路107也与焊盘102连接。
此外，除了这样的循环缓冲电路201，也可以设置使循环缓冲电路201直通的通路开关，构成为能够对每一芯片任意选择是使之通过循环缓冲电路还是使其直接通过。这样例如在想要进一步缩短循环缓冲电路201的延迟时间的情况下有益。该通路开关由例如CMOS开关等构成时，与图2(a)的MOS晶体管的连接关系不同，贯通导体101与源极漏极的一方的节点连接，焊盘102与源极漏极的另一方的节点连接。这样的循环缓冲电路201、通路开关的状态(即循环缓冲电路的传输方向、直通通路、高阻抗状态)优选构成为能够根据外部信号等任意选择。由此，例如可以根据使用半导体集成电路器件执行的应用程序来适当地设定，使得通信条件为最佳。
简要说明本申请公开的发明中的代表性技术方案所得到的效果如下，即：在具有贯通孔且由相互层叠的半导体芯片构成的半导体集成电路器件中，能够实现高速的芯片之间的通信。
附图说明
图1(a)是表示通常的层叠芯片系统构成例子的剖视图，(b)是(a)的一条贯通孔路径周围的等效电路图。
图2(a)是表示在本发明的代表性实施方式的半导体集成电路器件中，其各半导体芯片的贯通孔周围的主要部分的构成例子的剖视图，(b)是(a)的等效电路图。
图3(a)是表示在本发明的实施方式1的半导体集成电路器件中，其每一个半导体芯片的主要部分的概略构成例的剖视图，(b)是表示(a)的循环缓冲电路的详细构成例的等效电路图，(c)是表示层叠装载了(a)的半导体芯片时的贯通孔路径的等效电路图。
图4(a)是表示在本发明的实施方式2的半导体集成电路器件中，其每一个半导体芯片的主要部分的概略构成例的剖视图，(b)是表示层叠装载了(a)的半导体芯片时的贯通孔路径的等效电路图。
图5(a)是表示在本发明的实施方式3的半导体集成电路器件中，其每一个半导体芯片的主要部分的概略构成例的剖视图，(b)是表示层叠装载了(a)的半导体芯片时的贯通孔路径的等效电路图。
图6(a)是表示图5(a)中的三态缓冲电路的符号的图，(b)是表示(a)的详细构成例的等效电路图。
图7是使用图5(b)的构成例来表示各三态缓冲电路的设定方法的一个例子的说明图。
图8(a)是表示在本发明的实施方式4的半导体集成电路器件中，其每一个半导体芯片的主要部分的概略构成例的剖视图，(b)是表示层叠装载了(a)的半导体芯片时的贯通孔路径的等效电路图。
图9(a)是表示在本发明的实施方式6的半导体集成电路器件中，其每一个半导体芯片的主要部分的概略构成例的剖视图，(b)是表示层叠装载了(a)的半导体芯片时的贯通孔路径的等效电路图。
图10(a)是表示在本发明的实施方式7的半导体集成电路器件中，成为其一个半导体芯片的CPU芯片的主要部分的概略构成例的等效电路图，(b)是表示成为另一个半导体芯片的存储芯片的主部分的概略构成例的等效电路图。
图11是表示层叠图10(a)和图10(b)的半导体芯片而构成的半导体集成电路器件的一个例子的等效电路图。
图12(a)是表示在本发明的实施方式5的半导体集成电路器件中，其每一个半导体芯片的主要部分的概略构成例的剖视图，(b)是表示层叠装载了(a)的半导体芯片时的贯通孔路径的等效电路图。
具体实施方式
在以下的实施方式中，为了便于说明，在需要时分为多个部分或实施方式进行说明，但在除了特别明示的情况下，多个实施方式并非相互之间无关系，一方是另一方的一部分或全部的变形例、详细、补充说明等。在以下的实施方式中，提及要素的数(包括个数、数值、量、范围等)等时，除了特别明示及原理上明确限定为特定数的情况等，不限于其特定数，也可以特定数的以上或以下。
而且，在以下的实施方式中，不言而喻，其构成要素(也包括要素步骤等)，除了特别明示的情况及认为原理上必须明确的情况等，其余也未必是必须的。同样，在以下的实施方式中，在提及构成要素等的形状、位置关系等时，除了特别明示的情况和原理上明确认为不是那样的情况等，也包括实质上接近或类似其形状等的情况等。这在上述数值及范围也是同样。
以下，基于附图详细说明本发明的实施方式。在用于说明实施方式的所有附图中，原则上对同样构件标注相同附图标记，省略其重复说明。
(实施方式1)
图3(a)是表示在本发明的实施方式1的半导体集成电路器件中，其每一个半导体芯片300的主要部分的概略构成例的剖视图，图3(b)是表示图3(a)的循环缓冲电路的详细构成例的等效电路图，图3(c)是表示层叠装载了图3(a)的半导体芯片300时的贯通孔路径的等效电路图。如图3(a)所示，本发明的实施方式1的半导体集成电路器件的主要特征在于，使用单向的缓冲电路302作为循环缓冲电路301。在图3(a)中，焊盘102与缓冲电路302的输入端子连接，贯通导体101与缓冲电路302的输出端子连接。因此，信号自下部的焊盘102向上部的贯通导体101传输。
循环缓冲电路301(缓冲电路302)是阻抗变换电路，缓冲电路302的输出阻抗不依赖于同输入侧连接的电路的阻抗。因此，在纵向连接的贯通孔路径中，对每一半导体芯片300插入缓冲电路301，从而能够对每一芯片分离贯通孔寄生电容106。由此，使用该贯通孔的传输路径上的寄生电容的影响得以降低，因此，能够在维持波形品质的状态下传输高速信号，结果能够在半导体芯片之间进行高速通信。
如图3(b)所示，单向缓冲电路302例如通过两级连接的CMOS变换电路3031、3032等而实现。由于缓冲电路302的输出阻抗取决于构成第二级的变换电路3032的FET的电阻成分及寄生电容，不依赖于缓冲电路302的输入侧。结果，能够用缓冲电路302将与输入侧连接的贯通孔的寄生电容106的影响切断。在图3(c)中，这样的构成适用于在从最下层的半导体芯片300N朝向最上层的半导体芯片3001的传输方向经由贯通孔进行通信的情况。
以上，通过使用本发明的实施方式1的半导体集成电路器件，代表性地可实现半导体芯片之间的高速通信。
(实施方式2)
图4(a)是表示在本发明的实施方式2的半导体集成电路器件中，其每一个半导体芯片400的主要部分的概略构成例的剖视图，图4(b)是表示层叠装载了图4(a)的半导体芯片400时的贯通孔路径的等效电路图。如图4(a)所示，本实施方式2的半导体集成电路器件的主要特征在于，在将焊盘102和贯通导体101连接的带开关的循环缓冲电路部401中设置构成循环缓冲电路的单向缓冲电路402，并且设置在该缓冲电路402的输入输出之间并联连接的直通通路开关403。
如上述实施方式1所述，将循环缓冲电路插入所有半导体芯片，从而提高信号的传输频率(即通过量)。但是，随着循环缓冲电路的工作，路径上的信号传播的延迟时间(即等待时间)有可能增大。因此，将不通过循环缓冲电路的通路开关并联连接来构成迂回路径。使用该通路时孔寄生电容被相加，但可避免与通过了缓冲电路的部分的延迟时间的增加。利用由寄生电容的降低引起的通过量的改善和抑制延迟时间增加的折衷，来决定贯通孔路径中的每一半导体芯片的循环缓冲电路/通过的选择。
例如，在图4(b)的例子中表示如下状态：在由连续的偶数个半导体芯片4001、4002、…、4002N-1、4002N构成的贯通孔路径中，对第奇数个半导体芯片4001、4002N-1选择单向缓冲电路，对第偶数个半导体芯片4002、4002N选择直通通路开关。结果，在纵列连接的贯通孔路径中，形成直通通路和循环缓冲电路交替插入的形式。此时，贯通孔的两个寄生电容存在于循环缓冲电路之间，因此与将循环缓冲电路全部插入的情况相比，工作频率约为一半。另一方面，与将循环缓冲电路全部插入的情况相比，延迟时间的增大为一半。在实际的系统中，利用要传输的信号的频率(通过量)和贯通孔路径的延迟时间(等待时间)的折衷，选择插入直通通路和循环缓冲电路的比率来层叠芯片。通过该最优化，能够实现半导体芯片之间的高速通信。另外，在图4(b)中也是与图3(c)的情况相同，假定在从最下层的半导体芯片4002N向最上层的半导体芯片4001的传输方向进行通信。
以上，通过使用本发明的实施方式2的半导体集成电路器件，代表性地可实现半导体芯片之间的高速通信。
(实施方式3)
图5(a)是表示在本发明的实施方式3的半导体集成电路器件中，其每一个半导体芯片500的主要部分的概略构成例的剖视图，图5(b)是表示层叠装载了图5(a)的半导体芯片500时的贯通孔路径的等效电路图。如图5(a)所示，本实施方式3的半导体集成电路器件的主要特征在于，使用一方输入与另一方输出连接的双向缓冲电路502、503作为循环缓冲电路501。缓冲电路502、503分别由可将输出设定为高阻抗状态的三态缓冲器构成。因此，例如通过将缓冲电路502、503的一方激活，并使另一方不激活来使输出成为高阻抗状态，从而能够选择贯通孔路径的信号的传输方向。
图6(a)表示图5(a)中三态缓冲电路的符号，图6(b)是表示图6(a)的详细构成例的等效电路图。如图6(b)所示，三态缓冲电路601在对使能端子(EN)输入“H”时作为缓冲电路进行工作，在输入“L”时，输出级的两个FET同时截止，输出端子成为高阻抗状态。在图5(b)中，从最上层起依次层叠装载N个半导体芯片5001～500N。在各半导体芯片中，如图5(a)所示那样将两个三态缓冲电路配置成双向，从而可在从半导体芯片5001朝向半导体芯片500N的传输方向和其相反的传输方向上进行通信。此时，根据其传输方向，需要预先设定三态缓冲电路的使能端子(EN)。即使取代三态缓冲电路而采用通常的缓冲电路进行双向连接时，只要例如各缓冲电路的驱动能力在所有半导体芯片上相同，则原理上就能够实现双向通信。但是，由于实际上驱动能力有差别，因此优选是使用三态缓冲电路在预先设定了传输方向的基础上进行通信。
此外，不仅如上所述那样根据传输方向相互补充地构成双向的两个三态缓冲电路，例如也可以将构成双向的两个三态缓冲电路控制成双方均是输出为高阻抗状态。图7是使用图5(b)的构成例来表示各三态缓冲电路的设定方法的一个例子的说明图。在图7中，从上层向下层层叠装载有半导体芯片500J-1、500J、500J+1、…500K、500K+1、500K+2，在半导体芯片500J+1～500K之间，循环缓冲电路501内的一方三态缓冲电路503被激活(EN＝“H”)、使另一方三态缓冲电路502不被激活(EN＝“L”)，使得在从半导体芯片500K向半导体芯片500J的传输方向上可进行通信。另一方面，配置在半导体芯片500K+1以下的层的半导体芯片和配置在半导体芯片500J以上的层的半导体芯片中，循环缓冲电路501内的两个三态缓冲电路502、503不被激活(EN＝“L”)。在图7中，用虚线表示随着不激活而成为高阻抗状态的缓冲电路。
如此，例如在想要在某个期间内从半导体芯片500K向半导体芯片500J进行通信时，不需要向半导体芯片500J的循环缓冲电路501以上的部分传输信号。因此，通过使半导体芯片500J和半导体芯片500J-1的循环缓冲电路501为高阻抗状态，能够防止向传输不使用的贯通孔进行不需要的充放电，能抑制因贯通孔的寄生电容消耗的无端耗电。由于不需要向半导体芯片500K+1的循环缓冲电路501以下的部分传输信号，因此通过使该部分为高阻抗状态，与上述说明的相同，能够抑制无端的耗电。而且，通过使该半导体芯片500K+1的循环缓冲电路501以下的部分为高阻抗状态，也可防止误工作。即，即使在半导体芯片500K+1的循环缓冲电路501内的一方三态缓冲电路503为激活状态的情况下，也能截断来自半导体芯片500K的信号传输。但是，在该情况下，该三态缓冲电路503的输出(由于输入不定，因此输出也不定)会对半导体芯片500K的输出缓冲电路107的输出造成影响，有可能引起误工作，因此，优选的是将该三态缓冲电路503的输出也设定为高阻抗状态。
以上，通过使用本发明的实施方式3的半导体集成电路器件，与实施方式1相同，也能代表性地实现半导体芯片之间的高速通信。除此之外，可减少耗电。本实施方式3的半导体集成电路器件也可与上述实施方式2的半导体集成电路器件组合使用。即，可以通过使贯通孔路径的一部分为直通通路来减少等待时间。
(实施方式4)
图8(a)是表示在本发明的实施方式4的半导体集成电路器件中，其每一个半导体芯片800的主要部分的概略构成例的剖视图，图8(b)是表示层叠装载了图8(a)的半导体芯片800时的贯通孔路径的等效电路图。如图8(a)所示，本实施方式4的半导体集成电路器件的主要特征在于，一并使用包括锁存电路803的贯通孔路径820和包括循环缓冲电路801的贯通孔路径810。
在图8(a)中，对贯通孔路径810传输时钟信号，对贯通孔路径820传输数据信号。贯通孔路径810内的循环缓冲电路801由单向缓冲电路802构成。贯通孔路径820内的锁存电路803利用从贯通孔路径810的焊盘102经输入缓冲电路108传输来的时钟信号而进行锁存工作。在图8(b)中，使用图8(a)的半导体芯片800，从最上层向最下层层叠有N个半导体芯片8001～800N。在此，假定在从最下层的半导体芯片800N向最上层的半导体芯片8001的传输方向进行通信。
使用该构成时，时钟信号路径(贯通孔路径810)的循环缓冲电路801和数据信号路径(贯通孔路径820)的循环缓冲锁存电路803的各自的贯通孔路径的寄生电容被按各半导体芯片分离，因此，能够提高两信号的传输频率。即，与专利文献1的技术相比，不仅能提高数据信号的频率，也能提高时钟信号的频率，因此，能够提高通过量。本实施方式4的半导体集成电路器件也能够与上述实施方式2、实施方式3的半导体集成电路器件组合使用。即，能够使贯通孔路径中途的循环缓冲电路为高阻抗状态或使其为直通通路。或者，在锁存电路803的输出级插入三态缓冲电路，将其设定为高阻抗状态，从而也能够防止信号的无端发送、即耗电。
以上，通过使用本发明的实施方式4的半导体集成电路器件，代表性地可实现半导体芯片之间的高速通信。
(实施方式5)
图12(a)是表示在本发明的实施方式5的半导体集成电路器件中，其每一个半导体芯片1200的主要部分的概略构成例的剖视图，图12(b)是表示层叠装载了图12(a)的半导体芯片1200时的贯通孔路径的等效电路图。本实施方式5的半导体集成电路器件与上述实施方式4的半导体集成电路器件不同，其主要特征在于时钟信号和数据信号分别经由包括循环缓冲电路的贯通孔路径进行传输。
在图12(a)中，对贯通孔路径1210传输时钟信号，对贯通孔路径1220传输数据信号。贯通孔路径1210内的循环缓冲电路1201a由单向缓冲电路1202a构成，贯通孔路径1220内的循环缓冲电路1201b也由单向缓冲电路1202b构成。从贯通孔路径1210、1220各自的焊盘102输入的时钟信号和数据信号被输入到半导体芯片1200的内部输入接口电路1204。内部输入接口电路1204将所输入的时钟信号和数据信号分别经由输入缓冲电路108a、108b传输至锁存电路1203，锁存电路1203使用该时钟信号进行数据信号的锁存，并传输至预定的内核电路。在图12(b)中，使用图12(a)的半导体芯片1200从最上层向最下层层叠了N个半导体芯片12001～1200N。在此，假定在从最下层的半导体芯片1200N向最上层的半导体芯片12001的传输方向上进行通信。
使用该构成时，时钟信号路径(贯通孔路径1210)的循环缓冲电路1201a和数据信号路径(贯通孔路径1220)的循环缓冲电路1201b的各自的贯通孔路径的寄生电容被按各半导体芯片分离，因此，能够提高两信号的传输频率。在上述的图8(a)、图8(b)的构成例中，从发出指令到响应被返回的数据信号的延迟时间(等待时间)是时钟周期×层叠数，但通过使用图12(a)、图12(b)的构成例，能够使该等待时间为小于1次时钟周期。由此，能够提高通过量和减少等待时间。
以上，通过使用本发明的实施方式5的半导体集成电路器件，代表性地可实现半导体芯片之间的高速通信。本实施方式5的半导体集成电路器件可以与上述实施方式2、实施方式3的半导体集成电路器件组合使用。即，可以使贯通孔路径中途的循环缓冲电路为高阻抗状态或使其为直通通路。
(实施方式6)
图9(a)是表示在本发明的实施方式6的半导体集成电路器件中，其每一个半导体芯片的主要部分的概略构成例的剖视图，图9(b)是表示层叠装载了图9(a)的半导体芯片时的贯通孔路径的等效电路图。本实施方式6的半导体集成电路器件表示使用外部信号来选择此前所述的每一半导体芯片的循环缓冲电路的功能的结构。
如图9(a)所示，半导体芯片900由用于传输高速信号的高速用贯通孔路径910、用于传输控制信号的低速用贯通孔路径920和若干个设定用电路构成。高速用贯通孔路径910由焊盘102、贯通导体101、用于连接它们的带开关的循环缓冲电路部901构成。该带开关的循环缓冲电路部901是实施方式3所示的构成双向的两个三态缓冲电路和实施方式2所示的直通通路开关并联连接的结构。通过对各三态缓冲电路、开关输入控制信号，从而能够选择信号的上向传输、下向传输、截断以及不经缓冲器的直通。
另一方面，后者的低速用贯通孔路径920的结构是焊盘102和贯通导体101直接连接，与现有技术相同，沿整个层叠芯片电导通。图9(a)的半导体芯片900中，具有四个贯通孔路径921～924作为低速用贯通孔路径920，用于对带开关的循环缓冲电路部901进行设定的设定用电路利用这些贯通孔路径的信号进行工作。设定用电路包括：指定高速用贯通孔路径910功能的控制寄存器电路911、用于生成芯片固有ID的ID生成电路912、用于保存经贯通孔路径923输入的芯片指定ID的ID寄存器电路913、以及用于比较芯片固有ID和芯片指定ID的比较电路914。在图9(b)中，使用图9(a)的半导体芯片900，从最上层向最下层层叠了N个半导体芯片9001～900N。
接着，说明图9(a)和图9(b)的构成例的详细工作例子。在此，作为一个例子假定对半导体芯片9002进行设定的情况。首先，使用贯通孔路径923，传输与半导体芯片9002的芯片固有ID一致的芯片指定ID。由此，芯片指定ID被存储于所有的半导体芯片9001～900N的ID寄存器电路913。在此，使用贯通孔路径924输入触发信号时，各半导体芯片9001～900N的比较电路914比较芯片固有ID和所存储的芯片指定ID。对于芯片固有ID和所存储的芯片指定ID一致的半导体芯片(在此为半导体芯片9002)，比较电路914启动控制寄存器电路911，控制寄存器电路911将经贯通孔路径921输入的贯通孔功能的选择信号锁存，对带开关的循环缓冲电路部901进行设定。采用同样的方法，设定半导体芯片9001～900N的带开关的循环缓冲电路部901，设定高速用贯通孔路径910的功能。贯通孔路径922是为了识别发出设定一方利用来自比较信号914的一致信号而对半导体芯片9001～900N的某一芯片进行了设定这一状况而使用的。
该构成例的优点是，首先，能够使贯通孔周围的电路结构不依赖于层叠的芯片序号而可做成相同的，因此能够减少掩模布局等的设计制造成本。由于能够在工作中发送控制信号而动态地改变贯通孔路径的功能，因此，能够实现构建更柔性的层叠芯片系统。在本实施方式6中，假定控制信号为低速，使用所有贯通孔都电导通的路径，但不限于此。例如可以如上述的实施方式1那样，将由单向的缓冲电路构成的循环缓冲电路插入图9(a)、图9(b)的贯通孔路径921～924中，从而能够更高速地选择高速用贯通孔路径910的功能。
以上，通过使用本发明的实施方式6的半导体集成电路器件，代表性地可实现半导体芯片之间的高速通信。也可适当改变贯通孔路径的功能，能够根据由半导体集成电路器件实现的应用程序等构建最优的通信路径。
(实施方式7)
图10(a)是表示在本发明的实施方式7的半导体集成电路器件中，成为其一个半导体芯片的CPU芯片1010的主要部分的概略构成例的等效电路图，图10(b)是表示在本发明的实施方式7的半导体集成电路器件中成为另一个半导体芯片的存储芯片1020的主要部分的概略构成例的等效电路图。CPU芯片1010包括用于进行预定的运算处理的CPU电路1011和用于作为芯片外部和CPU电路1011的接口的输入输出接口电路组1002。存储芯片1020包括用于进行输入数据的保持和保持数据的输出的存储器电路1021、和用于作为芯片外部和存储器电路1021的接口的输入输出接口电路组1002。
CPU芯片1010和存储芯片1020分别包括作为与芯片外部之间的收发路径的多个(在此为4个)贯通孔路径1003a～1003d。贯通孔路径1003a～1003d分别包括作为双向的两个三态缓冲电路作为循环缓冲电路1001。输入输出接口电路组1002例如由多个(在此为8个)三态缓冲电路构成。通过设定这些三态缓冲电路，CPU电路1011的1个输出可与贯通孔路径1003a～1003d中的任一个连接，CPU电路1011的1个输入也可与贯通孔路径1003a～1003d中的任一个连接。同样，存储器电路1021的1个输出可与贯通孔路径1003a～1003d中的任一个连接，存储器电路1021的1个输入也可与贯通孔路径1003a～1003d中的任一个连接。
在此，设为CPU芯片1011和存储芯片1021的输入和输出各为1个，并具有4个贯通孔路径的结构，但实际上输入和输出的根数与数据线、地址线等的位数相应，设有与其相应的根数的贯通孔路径。CPU芯片1010和存储芯片1020所含有的各循环缓冲电路1001例如使用实施方式5所示的控制方法，在工作开始时设定传输方向、是否截断。除此之外，输入输出接口电路组1002内的各循环缓冲电路也例如与实施方式5所示的控制方法同样地设定激活状态或非激活状态。
图11是表示层叠图10(a)和图10(b)的半导体芯片而构成的半导体集成电路器件的一个例子的等效电路图。在图11中，从上层向下层依次层叠两张CPU芯片10101、10102，进一步朝向下层依次层叠两张CPU芯片10201、10202。在此，假定如下情况：利用贯通孔路径1003a～1003d使CPU电路芯片10101与存储芯片10201通信，并与此并行地使CPU电路芯片10102与存储芯片10202通信。
在该情况下，例如进行各种设定，使得CPU芯片10101中的CPU电路1011的输出经贯通孔路径1003a与存储芯片10201的输入连接，CPU芯片10101中的CPU电路1011的输入经贯通孔路径1003b与存储芯片10201的输出连接。并且，进行各种设定，使得CPU芯片10102中的CPU电路1011的输出经贯通孔路径1003c与存储芯片10202的输入连接，CPU芯片10102中的CPU电路1011的输入经贯通孔路径1003d与存储芯片10202的输出连接。
具体而言，如图11所示，以实线表示的各循环缓冲电路设定为激活状态，以虚线表示的各循环缓冲电路设定为非激活状态。以CPU芯片10101和存储芯片10201的通信路径为代表进行说明，首先，CPU芯片10101和存储芯片10201的输入输出接口电路组1002中，进行如下设定：如上所述那样与各贯通孔路径1003a、1003b适当连接，并将其他贯通孔路径1003c、1003d截断。在贯通孔路径1003a中，CPU芯片10102和存储芯片10201的循环缓冲电路1001设定为朝下的传输方向，在贯通孔路径1003b中，CPU芯片10102和存储芯片10201的循环缓冲电路1001设定为朝上的传输方向。而且，为了实现在实施方式3中所述那样的降低耗电和防止误工作，将这些贯通孔路径1003a、1003b中的其他循环缓冲电路1001设定为高阻抗状态。在此，位于CPU芯片10101和存储芯片10201之间的CPU芯片10102被输入输出接口电路组1002截断了与贯通孔路径1003a、1003b的连接，因此不会相互影响。
与随着该CPU芯片10101和存储芯片10201的通信路径的各种设定同样地，构建CPU芯片10102和存储芯片10202的通信路径。由此，能够不对相互的通信路径带来影响地彼此独立地构建CPU芯片10101和存储芯片10201的通信路径、CPU芯片10102和存储芯片10202的通信路径，利用各通信路径的并联工作能够实现高性能的多处理器系统。在图11中，能够将贯通孔路径周边的电路构成(循环缓冲电路、输入输出接口电路组)及其布局构成不依赖于层叠位置、芯片种类(CPU芯片或存储芯片)而固定，因此能够实现简化产品设计。
在图11中，例如做成CPU芯片和存储芯片交替层叠的结构，则能够以更少条数的贯通孔路径实现多处理器系统。但是，从例如散热性等方面考虑，优选的是如图11所示那样将CPU芯片和存储芯片相错开地层叠，在该情况下，由于认为CPU芯片和存储芯片之间通信距离会延长，因此采用图11那样的构成例较为有益。
以上，通过使用本发明的实施方式7的半导体集成电路器件，与实施方式1同样，代表性地可实现半导体芯片之间的高速通信。除此之外，也能与实施方式3同样地减少耗电等。并且，在兼具这样效果的基础上，能够实现高性能的多处理器系统。在本实施方式7中，表示了2个CPU芯片和2个存储芯片的层叠结构，但也可以增加贯通孔路径、输入输出接口电路组内的三态缓冲电路数量来进一步增加层叠数。此外，输入输出接口电路组内的三态缓冲电路例如也可以取代为CMOS开关等。而且，本实施方式7的半导体集成电路器件也可以与上述实施方式2的半导体集成电路器件组合使用。即，可以通过将贯通孔路径的一部分做成直通通路来减少等待时间。
以下简单总结以上所说明的各实施方式的主要部分的概略构成以及主要效果。
在纵向连接的贯通孔路径中，对每一半导体芯片插入循环缓冲电路，按芯片将寄生于贯通孔的寄生电容分离，从而能够传输高速信号，抑制贯通孔的无端耗电。循环缓冲电路是阻抗变换电路，缓冲电路的输出阻抗不依赖于同输入侧连接的电路的阻抗。因此，通过在纵向连接的贯通孔路径中对每一半导体芯片插入循环缓冲电路，能够按芯片将贯通孔的寄生电容分离。
另一方面，将循环缓冲电路插入所有半导体芯片时，贯通孔路径的信号传播的延迟时间有可能增加。因此，将不通过循环缓冲电路的通路开关并联连接来构成迂回通路。使用该通路时，会将孔寄生电容相加，但可避免通过了缓冲电路的部分的延迟时间的增加。通过利用寄生电容的降低引起的通过量的改善和抑制延迟时间增加的折衷，来决定贯通孔路径的每一芯片的循环缓冲电路/直通的选择。
而且，通过将路径上的某循环缓冲电路的输出状态设为高阻抗，从而不对其以后的贯通孔传输信号。因此，能够抑制不需要信号传输的贯通孔处的无端耗电。最后，做成能够利用外部信号来选择贯通孔路径的功能(朝上循环缓冲、朝下循环缓冲、直通通路或高阻抗状态)，从而能够在半导体芯片的层叠后或层叠芯片系统的工作中改变贯通孔路径的功能。由此，能够对每一系统构建最优的通信路径(即提高灵活性)，除此之外，还能够使与贯通孔周边的接口部分相关的设计、掩模在所有半导体芯片中相同，因此能够减少研发成本。
以上，基于实施方式具体说明了本发明人完成的发明，但本发明并不限于上述实施方式，而是在不脱离其要旨的范围内可进行各种改变。
本实施方式的半导体集成电路器件是可有效适用于层叠装载多个半导体芯片且各半导体芯片通过贯通孔而连接的半导体产品的技术。

Claims (18)

1.一种半导体集成电路器件，其特征在于，
包括层叠装载的、利用贯通孔路径与自身之外的半导体芯片之间进行信号传输的多个半导体芯片，
上述多个半导体芯片各自具有：
位于上述贯通孔路径内且形成于电路形成面上的第一节点；
位于上述贯通孔路径内且形成于与上述电路形成面相对的半导体基板面上的第二节点；以及
插入在上述第一节点与上述第二节点之间，用于将上述第一节点的阻抗与上述第二节点的阻抗分离的缓冲电路。
2.根据权利要求1所述的半导体集成电路器件，其特征在于，
在上述贯通孔路径上传输的信号是时钟信号。
3.根据权利要求1所述的半导体集成电路器件，其特征在于，
在上述贯通孔路径上传输的信号是数据信号。
4.根据权利要求1所述的半导体集成电路器件，其特征在于，
还包括成为上述贯通孔路径的第一贯通孔路径和第二贯通孔路径，
在上述第一贯通孔路径上传输的信号是时钟信号，在上述第二贯通孔路径上传输的信号是数据信号。
5.根据权利要求1所述的半导体集成电路器件，其特征在于，
上述缓冲电路是将上述第一节点作为输入并将上述第二节点作为输出、或者将上述第二节点作为输入并将上述第一节点作为输出的单向缓冲电路。
6.根据权利要求5所述的半导体集成电路器件，其特征在于，
上述单向缓冲电路是能将输出设定为高阻抗状态的三态缓冲电路。
7.根据权利要求1所述的半导体集成电路器件，其特征在于，
上述缓冲电路是由第一缓冲电路和第二缓冲电路构成的双向缓冲电路，其中，上述第一缓冲电路将上述第一节点作为输入并将上述第二节点作为输出，上述第二缓冲电路将上述第二节点作为输入并将上述第一节点作为输出。
8.根据权利要求7所述的半导体集成电路器件，其特征在于，
上述第一缓冲电路和上述第二缓冲电路是能将输出设定为高阻抗状态的三态缓冲电路。
9.根据权利要求1所述的半导体集成电路器件，其特征在于，
上述多个半导体芯片各自还具有：
内核电路；和
在上述第一节点和上述内核电路之间连接的输入缓冲电路和/或输出缓冲电路。
10.根据权利要求1所述的半导体集成电路器件，其特征在于，
上述多个半导体芯片各自还具有：
内核电路；和
在上述第二节点和上述内核电路之间连接的输入缓冲电路或输出缓冲电路。
11.一种半导体集成电路器件，其特征在于，
包括层叠装载的、利用贯通孔路径与自身之外的半导体芯片之间进行信号传输的多个半导体芯片，
上述多个半导体芯片各自具有：
位于上述贯通孔路径内且形成于电路形成面上的第一节点；
位于上述贯通孔路径内且形成于与上述电路形成面相对的半导体基板面上的第二节点；
插入在上述第一节点与上述第二节点之间，用于将上述第一节点的阻抗与上述第二节点的阻抗分离的缓冲电路；以及
插入在上述第一节点与上述第二节点之间，当被驱动接通时连接上述第一节点和上述第二节点的开关电路。
12.根据权利要求11所述的半导体集成电路器件，其特征在于，
上述缓冲电路是将上述第一节点作为输入并将上述第二节点作为输出、或者将上述第二节点作为输入并将上述第一节点作为输出的单向缓冲电路。
13.根据权利要求12所述的半导体集成电路器件，其特征在于，
上述单向缓冲电路是能将输出设定为高阻抗状态的三态缓冲电路。
14.根据权利要求11所述的半导体集成电路器件，其特征在于，
上述缓冲电路是由第一缓冲电路和第二缓冲电路构成的双向缓冲电路，其中，上述第一缓冲电路将上述第一节点作为输入并将上述第二节点作为输出，上述第二缓冲电路将上述第二节点作为输入并将上述第一节点作为输出。
15.根据权利要求14所述的半导体集成电路器件，其特征在于，
上述第一缓冲电路和上述第二缓冲电路是能将输出设定为高阻抗状态的三态缓冲电路。
16.一种半导体集成电路器件，其特征在于，
包括层叠装载的、利用贯通孔路径与自身之外的半导体芯片之间进行信号传输的多个半导体芯片，
上述多个半导体芯片各自具有：
第一节点，位于上述贯通孔路径内且形成于电路形成面上；
第二节点，位于上述贯通孔路径内且形成于与上述电路形成面相对的半导体基板面上；
第一三态缓冲电路，将上述第一节点作为输入且将上述第二节点作为输出，将上述第一节点的阻抗与上述第二节点的阻抗分离，并能通过设为非激活状态来将输出设定为高阻抗状态；
第二三态缓冲电路，将上述第二节点作为输入且将上述第一节点作为输出，将上述第一节点的阻抗与上述第二节点的阻抗分离，并能通过设为非激活状态来将输出设定为高阻抗状态；以及
存储部，保持使上述第一三态缓冲电路和上述第二三态缓冲电路分别为激活状态或非激活状态的信息来作为设定信息，并能任意改写上述设定信息。
17.根据权利要求16所述的半导体集成电路器件，其特征在于，
上述多个半导体芯片各自还具有：当被驱动接通时连接上述第一节点和上述第二节点的开关电路，
上述存储部还保持使上述开关电路接通或断开的信息来作为上述设定信息。
18.根据权利要求16所述的半导体集成电路器件，其特征在于，
上述多个半导体芯片各自还具有设定用贯通孔路径，上述多个半导体芯片各自输入经由上述设定用贯通孔路径而传输来的上述设定信息并将其保持在上述存储部中。
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